JPS6235136B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデータ表示制御機能を有するデータ処
理装置、特にマイクロコンピユータを用いて表示
制御を行うデータ処理装置に関する。 現在、LSI（大規模集積回路）技術を駆使した
データ処理装置、特にCPU（中央処理装置）
部、メモリ部、入出力制御部等を１個のシリコン
チツプ上に搭載した１チツプマイクロコンピユー
タは、小型でかつ比較的安価に製造することがで
きるという長所から、小型電子式卓上計算器を始
め多くの民生用機器の処理、制御機構として用い
られている。このマイクロコンピユータで表示装
置（LED、螢光表示管、プラズマデイスプレイ
等）を駆動させる場合、次の機能が要求される。
第１は表示すべきデータを得るための処理であ
る。第２はこの表示データの表示操作である。従
来、１チツプマイクロコンピユータはチツプ面
積、メモリ容量等の制限により、１チツプ内に前
述の２つの機能をハードウエアにより構成するこ
とは望ましくなかつた。従つて、別に表示操作用
のマイクロプロセツサを設けるか、ソフトウエア
によるプログラム制御で表示操作を実行してい
た。しかしながら、前者の場合には、コストが非
常に高くなり経済的に不利であつた。一方、後者
を採用した場合には以下に述べる欠点があつた。 例えば、複数のLEDあるいは螢光表示部でダ
イナミツク表示を行なう場合、表示すべき桁を指
定する桁信号および、その桁に表示すべき情報が
符号化されたセグメント信号が出力データとして
要求されるが、これらのデータをプログラム操作
により制御する時、特に以下の点を注意しなけれ
ばならない。 即ち、ダイナミツク表示の場合は表示データの
ちらつき及び輝度低下を生じないような期間で表
示データを繰り返し表示部へ供給してやらなけれ
ばならない。通常、螢光表示管あるいはLEDの
場合全表示桁を走査するフレーム周波数および複
数個のうちの任意の１個の桁を点灯するためにデ
ータを所定の表示部へ供給する時間（表示デユー
テイ；１フレーム周期に対する１桁当りの点灯時
間の割合）を表示桁分の１として少なくとも200
Hz〜500Hzは必要である。このことを念頭に置い
て表示用プログラムを作成する場合には、表示用
のサブルーチンを用意し主制御プログラムに基づ
く論理演算処理によつて表示用データが作られる
こと、この表示用サブルーチンを呼び出してき
て、データ表示を行なうように作成しなければな
らない。しかも、このサブルーチン処理は表示期
間中に実行されるものではなく、前述した条件を
満足すべく表示のちらつきや輝度低下を生じない
期間内で繰り返し行なわなければならない。かく
して従来のデータ処理装置では主制御プログラム
処理中であつても、この処理を一時中断して、前
記のサブルーチン処理を行なわなければならない
ので制御効率が著しく低下し処理時間が冗らに増
加するという大きな欠点があつた。 本発明はかかる欠点に鑑みなされたもので、処
理速度を低下することなく表示操作を実行できる
データ処理装置を提供することを目的とする。 即ち、本発明のデータ処理装置は、主プログラ
ム処理時にデータ格納部として使用される記憶部
と、この記憶部のアドレス指定を行なう第１の指
定部とを有するデータ表示装置において、前記記
憶部は表示用データ格納領域を有し、この表示用
データ格納領域は第２のアドレス指定部によつて
前記記憶部が主プログラム処理中の使用されてい
ない期間にアドレス指定され、表示用データを表
示部へ出力することを特徴とする。 以下、図面を参照して本発明のデータ処理装置
について詳細に説明する。 第１図は従来のデータ処理装置を示すブロツク
図である。同図において、１はチツプマイクロコ
ンピユータ本体で、２は主制御プログラムが格納
されている読み出し専用メモリ（以下ROMとい
う）、３はROM２のアドレスを指定するプログラ
ムカウンタ、４はサブルーチンに移行する場合に
サブルーチン処理後の戻り番地を格納するスタツ
クレジスタ、５はROM２の内容を解読し制御信
号を出力する命令デコーダ、６は算術および論理
演算を行なうALU、７はデータの一時保持を行
なうアキユムレータ、８は演算結果の桁上りを検
出するキヤリーフリツプフロツプ、９は演算およ
び各種制御データを格納する読み出し書き込み可
能メモリ（以下RAMという）、１０はRAM９を
指定するアドレスが格納されているデータポイン
タ、１１はデータポインタの出力を解読しRAM
９へのアドレスデータを発生するアドレスデコー
ダ、１２はRAM９へのデータの書込みおよび
RAM９からのデータの読出しを制御する読み出
し書込み制御回路、１３は演算結果を判別し
ROMの次アドレスの飛び越し（スキツプ）を行
なう判定回路、１４は入出力Ｉ／Ｏポート、１５
はセグメントポート、１６は桁信号ポートで桁信
号デコーダを具備している。１７は発振器および
その他制御用クロツクを発生させるクロツク回
路、１８は内部のデータバスおよびアドレスバス
を示し、前記１〜１６の回路ブロツクに夫々接続
されており、それぞれの矢印の方向はデータの流
れる方向を示す。１９は命令デコーダーの出力線
群を示し、各制御用信号としてマイクロコンピユ
ータの内部制御を行なう。 以下に、第１表を参照して、ROM２から読み
出された命令に基づくマイクロコンピユータの動
作を説明する。 尚、第１表に示す動作ａ，ｂは主プログラムに
基づき論理演算を行ないその結果を決められた場
所へ格納する動作の例を示したものであり、これ
らの動作は通常プログラム処理を行なう上におい
て少なからず必要とされるものである。

【表】 今、動作ａ即ち、Ｍ＋１→Ｍなる命令がROM
２から読み出された場合を考える。これはデータ
ポインタレジスタ１０で指定されるRAM９のア
ドレス番地に格納されているデータをインクレメ
ント（＋１加算）してその結果を再びRAM９へ
書き込むという動作の命令を意味する。 この場合、１マシンサイクル（１命令を実行す
る期間）のうち、T₁のステータスタイミングで
ROM２に格納されているＭ＋１→Ｍなるプログ
ラムコマンドがプログラムカウンタ３からのアド
レス指定により読み出され、命令デコーダ５で解
読される。又、この時データポインタレジスタ１
０からアドレスデータが出力されRAMアドレス
デコーダ１１に入力され、アドレス解読が実行さ
れる。RAM９のデータ線は読み出しのためにプ
リチヤージされる。ROM２をアドレス指定した
プログラムカウンタ３はインクレメントされ次の
アドレス値が設定される。 T₂タイミングではRAMアドレスデコーダ１１
によりRAMアドレスが決定され、RAM９のデー
タ線のプリチヤージを止め、読出しを開始する。
読み出し書き込み制御回路１２は命令デコーダ５
からの制御信号によりRAM９からデータをデー
タバス群１８のうちの所定のデータバスＡ（図示
せず）に出力する。また命令デコーダ５からの制
御信号はデータバス群１８のうちのデータバスＢ
（図示せず）にデータ“１”を出力する。このデ
ータバスＡとデータバスＢとのデータはALU６
の入力となる。命令デコーダ５からの制御信号は
ALU６に両入力の加算を指示し、ALU６は加算
を開始する。 T₃タイミングはALU６の演算実行に割当てら
れた時間である。RAM９は次の書込みのために
データ線をプリチヤージするが、それ以外の回路
ブロツクは何も動作しない。 T₄タイミングはALU６からデータバス群１８
のうちのデータバスＣ（図示せず）に演算結果が
出力される。RAM９はデータ線のプリチヤージ
を止め、読み出し書き込み制御回路１２はデータ
ポインタ１０で指定されたアドレス値Ｍ_DPにはデ
ータバスＣのデータを書き込む。従つて、アドレ
スＭ_DPにはアドレスＭの内容が＋１加算されたデ
ータが格納され、命令Ｍ＋１→Ｍが終了する。こ
こで、アドレスＭとＭ_DPとは同一アドレス値であ
るが、データポインタを書き換えることによつ
て、異なるアドレス値に書き込むこともできる。 次に、動作ｂ、即ち、RAM９内のデータとア
キユムレータ７の内容との加算演算を実行し、結
果をアキユムレータに格納するという動作の命令
Ｍ＋Ａ→Ａについて説明する。 T₁タイミングでは、前述したＭ＋１→Ｍ命令
の実行と同様に、ROM２からＭ＋Ａ→Ｍなる命
令が取り出されて、命令デコーダ５において解読
される。 T₂タイミングでも、Ｍ＋１→Ｍ命令と同じ動
作を行なうが、データバスＢにはアキユムレータ
７の内容が出力される。 T₃タイミングは、演算実行期間で前述の動作
と同様である。 T₄タイミングは、ALU６での演算の結果、キ
ヤリーフリツプフロツプ８がセツトされていれば
判定回路１３から、条件ジヤンプすべきスキツプ
信号が発生される。一方データバスＣにはALU
６の演算結果が出力されるが、Ｍ＋Ａ→Ａ命令で
は、命令デコーダ５からの制御信号はデータバス
Ｃ上のデータをアキユムレータ７に入力する指示
を行なう。したがつて、このT₄タイミングで
は、RAM９は何等処理に関与することなく、空
き状態となる。 この様に、ROM２からの主制御プログラムに
基づいてマイクロコンピユータ１は各マシンサイ
クルに割り当てられたステータスタイミングで制
御信号によつて指定された処理制御を行なう。尚
前述の動作ａ，ｂを実行する各命令の他に種々の
命令系体があるが、それらについては説明を簡単
にするため省略する。 通常のマイクロコンピユータは動作ａ，ｂを実
行する時と同じように制御用プログラムに基づき
所定のタイミング期間で、決められた処理を各ブ
ロツク内で実行し、相互接続されたバスを用いて
データ転送を行なうことを基本動作としている。 次に、表示装置に対して表示操作を実行する過
程について説明する。 表示操作の場合、前述した様に螢光表示管ある
いはLED表示部に映し出されたデータがちらつ
いたり、とぎれたりしないように一定の周期で走
査しなければならない。従つて処理制御プログラ
ムに優先して表示データの読み出しおよび走査を
行う必要がある。このため従来ソフトウエアによ
るプログラム制御で表示操作を実行する場合には
表示操作プログラムをサブルーチンとしてメモリ
内に予め設定して決められた周期毎にサブルーチ
ンコール（呼び出し）を行ない、主プログラム処
理体系から一時離れて表示用のサブルーチン処理
（桁信号情報とセグメント情報とで構成される表
示データコードを格納部から読み出して桁信号ポ
ート１６、セグメントポート１５へ出力し、表示
部によつて各セグメントを一律に走査し、表示さ
れた内容の保持を行なう）を実行しなければなら
ない。この表示用サブルーチン動作を以下にタイ
ミングを追つて説明する。 通常の命令実行のマシンサイクルのT₁タイミ
ングで表示用サブルーチンへのジヤンプ（飛び越
し）命令をROM２から読み出し、同時にROM２
のアドレス指定を行なうプログラムカウンタの内
容をスタツクレジスタ４へ退避させる。この動作
を実行すると、マイクロコンピユータはサブルー
チン処理に移行する動作体系をとる。ここで、サ
ブルーチン処理実行体系をとつたマイクロコンピ
ユータは現在実行中の主プログラム処理を一時中
断することになる。プログラムカウンタ３の退避
命令が出されたマシンサイクルのT₂，T₃，T₄の
各ステータスタイミングでは通常マイクロコンピ
ユータは何も動作せず、次のマシンサイクルの
T₁タイミングからサブルーチン処理を開始す
る。 サブルーチンプログラムの先頭アドレスが指定
されると、サブルーチン第１命令として、T₁タ
イミングでROM２からは以前に表示用データと
して使われた、例えば（ｎ−１）桁目を選択する
桁信号が出力されている桁信号ポート１６をリセ
ツトする命令が読み出される。これは次に表示走
査を行なうｎ桁目を選択する桁信号のデータを読
み出す時、以前に出力されている前の桁（ｎ−
１）を指定していた桁信号データが、完全に消去
されていなければ、（ｎ−１）桁目にはｎ桁目に
表示されるべきセグメント情報が点灯されてしま
うという誤表示、即ち表示のにじみを防止するた
めである。 従つてこの第１命令を実行することにより、そ
のT₄タイミング（マシンサイクルの終り）で桁
信号ポートから出力されている以前の桁信号デー
タが完全にリセツトされる。 次に、表示サブルーチン第２命令として、T₁
タイミングで表示すべきｎ桁目のデータに対応す
るセグメント情報が格納されているメモリ（例え
ばRAM９）のアドレス指定を行なう。従つてT₄
タイミングではデータポインタレジスタ１０には
ROM２から出力された第２命令に基いて、RAM
９を指定するアドレスデータが読み込まれる。 ここで表示管の各セグメントに供給されるセグ
メント情報とは各表示データに対応して設定され
ているデータ群のことで、キー入力あるいは演算
等により作られるデータが表示用のデータに変換
されたコードを意味する。従つて、これらセグメ
ント情報は表示すべき各々のデータに対して、予
め特定のメモリ領域に設けられている。表示すべ
きデータが作られると、そのデータをプログラム
カウンタ３に設定してこのデータでROM２をア
ドレス指定する。このROMアドレス番地に該デ
ータに対応するセグメント情報を格納しておけば
前記アドレス指定によりROM２から対応するセ
グメント情報を読み出し、これをRAM９に入力
することによりセグメント情報に変換された形で
表示データがRAMに書き込まれる。 この方法は一般に、“テーブル参照命令”と呼
ばれているものである。このテーブル参照命令を
用いて各表示データに対応するセグメント情報は
表示用サブルーチンに移る前に予めRAM９内に
格納されている。 表示サブルーチン第３命令はｎ桁のセグメント
情報をセグメントポート１５に出力する命令であ
る。T₁タイミング期間では、動作ａのＭ＋１→
Ｍ命令実行と同様にROM２はサブルーチン第３
命令を読み出し、RAM９はデータ線をプリチヤ
ージし、データポインタ１０はｎ桁目のセグメン
ト情報が格納されているRAM９のアドレス指定
を行なう。プログラムカウンタ３は次アドレスを
指定し、命令デコーダ５は読み出された第３命令
の解読を開始する。T₂タイミングでｎ桁目のセ
グメント情報が読み出し書き込み制御回路１２を
介してデータバス１８に出力される。タイミング
T₃では、RAM９のデータ線をプリチヤージする
以外は装置は何も実行しない。。T₄タイミングの
期間にセグメントポート１５は命令デコーダ１０
からの制御信号で指示され、データバスの内容つ
まりセグメント情報を読み込む。 表示サブルーチン第４命令ではｎ桁目を指定す
る桁信号が記憶されているRAM９のアドレス指
定を行なう。他命令と同様にT₁タイミングで
ROM２から、第４命令が読み出され、T₄タイミ
ングでデータポインタ１０にROM出力が書き込
まれる。 表示サブルーチン第５命令はｎ桁目の桁信号を
桁信号ポート１６へ転送する動作を行なう。T₁
タイミングでROM２は第５命令を出力する。T₂
タイミングでRAM９から桁信号データが読み出
し書き込み制御回路１２を介してデータバスに出
力される。T₄タイミングで桁信号ポート１６は
データバスの内容を読み込み、次のマシンサイク
ルのT₁タイミングで桁信号ポート１６内で解読
されたｎ桁目の桁信号が桁信号ポート１６から出
力され、外部表示回路を駆動する。 表示サブルーチン第６命令は次のｎ＋１桁目表
示の準備のためにRAM９内の桁信号をｎ＋１桁
を指定する内容に変更する。桁信号はソフトウエ
アカウンタ（命令により計数動作を行なう）で構
成されているので前記Ｍ＋１→Ｍ命令を用いて簡
単に変更できる。 表示サブルーチン第７命令は表示サブルーチン
から中断中の主制御プログラムへのリターン命令
である。T₁タイミングでROM２から第７命令で
出力されるとスタツクレジスタ４に退避されてい
るアドレスデータがプログラムカウンタ３に入力
される。このアドレスは表示サブルーチンに移行
する前に指定されていた主制御プログラムのアド
レス番地の次の番地である。タイミングT₂，
T₃，T₄ではマイクロコンピユータは何も実行せ
ず、次のマシンサイクルから引きつづき主制御プ
ログラムの処理を続行する。 この様に、表示用サブルーチンには主プログラ
ムのアドレス退避から始まつて少なくとも８個の
命令を順次実行する様に設定され、このサブルー
チンの繰り返しによつて全桁表示を行なう。そし
てこの表示用サブルーチンは各表示桁に対応した
表示フレーム周波数を考慮して主プログラム処理
中に適宜挿入しなければならない。 以上の様に、表示操作をソフトウエアプログラ
ミングで行なう場合、表示用サブルーチン格納場
所を必要とするため、メモリ容量が増大するとい
う欠点を伴う。更に主プログラム処理中周期的に
表示用サブルーチン処理を実行しなければならな
いため、プログラム作成が非常に因難となり、か
つ処理時間が冗らに長くなる。これを回避するた
めに動作クロツク周波数を速めるとその分の消費
電力が増加し、経済的にも満足のいく処理を行な
うことができなかつた。又、主プログラム処理を
一時中断して表示サブルーチン処理を行なう時、
RAM９アドレス指定用のデータポインタ１０を
使用しなければならない。従つて主プログラム処
理中のデータポインタレジスタの内容が変更され
てしまい、再び主プログラムを続行する前に、デ
ータポインタレジスタの内容を新めて設定し直さ
なければならないという不都合もあつた。更に、
表示用サブルーチンを参照すればわかるように、
従来の処理装置はその第１命令で表示にじみを防
止するため桁信号をリセツトし、（ブランキング
期間）第２命令でセグメント情報を指定する
RAMアドレスをデータポインタに設定し、第３
命令でセグメント情報をセグメントポートに読み
出し第４命令で桁信号を桁信号ポートに読み出
し、しかる後セグメントポート、桁信号ポートか
ら読み出しクロツクに周期してセグメント情報、
桁信号情報を表示部に出力しなければならない。
従つて桁信号のリセツト後は、第４命令が実行さ
れるまで表示データの点灯はなされていないこと
になる。これは１桁当りの点灯時間（表示デユー
テイ）が論理値よりも短かくなつてしまうという
大きな欠点であり、このため表示の輝度低下をま
ねき、ちらつきやとぎれが起こり満足な表示状態
を維持することができなかつた。 本発明はかかる従来の欠点を解決したもので、
第２図にその一実施例のブロツク図を示す。 同図において、各ブロツク中同一参照数字を付
したブロツクは、第１図と同様の動作を行なう回
路部および回路機能を有する。 ここで、新しく付加されたブロツク２０はクロ
ツク回路１２からの信号により加算計数動作を行
なう桁信号カウンタで、この計数周期は表示桁数
のフレーム周波数に応じて、表示面にちらつき等
が生じないようにハードウエアにより設定する。
（場合によつては、シフトレジスタ、分周回路を
付加して、カウンタ制御を行なつてもよい）２１
は命令デコーダ５からの制御信号によつて制御さ
れるフリツプフロツプである。桁信号カウンタ２
０とRAM９のアドレスを指定するデータポイン
タ１０との出力段には夫々切換ゲート２４，２３
が設けられており、この切換ゲート２３，２４を
フリツプ・フロツプ２１からの出力信号およびそ
の反転出力信号で制御することにより、桁信号カ
ウンタの出力、データポインタレジスタ１０の出
力を選択してRAMアドレスデコーダ１１へ入力
している。一方フリツプ・フロツプ２１からの出
力をインバータ２２によつて反転することによつ
てセグメントポート１５と切換ゲート２４とに供
給する。桁信号カウンタ２０の出力は切換ゲート
２４を介してRAM９のアドレス指定を行なう
他、桁信号ポート１６へも直接出力される。 本実施例のデータ表示装置によれば、マイクロ
コンピユータ１は前述したＭ＋１→Ｍ、Ｍ＋Ａ→
Ａ等の通常の主プログラム命令は第１表に示す動
作ａ，ｂと同様の処理を行なうことができるが、
この主プログラムに基づく処理方式としては、特
に第１表に示す動作にａ，ｂと全く同じ動作を同
じタイミングで遂行する必要はない。即ち、表示
用データ作成プログラムを含む主プログラムの制
御方式としては、従来第１表に示す以外に種々の
方式が公知であり、夫々にタイミングや処理手順
も異なつているが、いづれの制御方式を採用して
も本実施例が適用できることを最初に示唆してお
く。 即ち、あらゆる制御方式を有するデータ処理装
置（マイクロコンピユータ）が夫々に特有の方式
でもつて主プログラムの処理、制御を行なつたと
しても、以下に示す動作状態およびそれと等価的
に相等しい状態を有するものであればよい。 マイクロコンピユータは各命令を分割された複
数のステータスタイミングからなるマシンサイク
ルで実行しており、各タイミング毎にその動作が
割り当てられている。これは以前にＭ＋１→Ｍ、
Ｍ＋Ａ→Ａの命令実行において説明した様に、例
えば、主プログラム中の１命令を実行する上で、
RAM９からデータを読み出して、アキユムレー
タ７やＩ／Ｏポート１４等の一時記憶レジスタへ
格納する様な場合、RAM９はデータが読み出さ
れてしまうと他のタイミングでは使用されず、空
き状態となる。即ち、主プログラム処理中に、あ
るタイミングによつては使用されない回路ブロツ
クがある。この回路ブロツクとしては特にRAM
でなくとも、データを一時記憶保持できる機能を
有するものであればよいが、本実施例ではRAM
９を用いて説明する。 第２図において、フリツプ・フロツプ２１はセ
ツト・リセツト、フリツプ・フロツプで、命令デ
コーダ５からの制御信号により出力論理状態が決
定される。この命令デコーダ５からの制御信号は
RAM９が空き状態となる命令がROM２から入力
された場合に、その命令を判読して出力される
“０”レベル信号である。本実施例で説明するデ
ータ処理装置の表示処理は、例えばRAM９が空
き状態となるT₄タイミング期間を有するＭ＋Ａ
→Ａ命令を用いる。一方、フリツプ・フロツプ２
１がセツトされるのは、Ｍ＋１→Ｍ命令の様に
T₄タイミングでRAM９がデータ書き込み処理を
実行する命令の時、“１”レベルの制御信号が出
力される場合である。 第２図において、主プログラム実行中にＭ＋１
→ＭのようなT₄タイミングでRAM９にデータを
書込むような命令の場合はフリツプ・フロツプ２
１はセツトされているので、T₁，T₂，T₃，T₄の
全てのタイミング期間切換ゲート２３が開きデー
タポインタ１０はRAMアドレスデコーダに接続
される。従つて、この期間は常にデータポインタ
１０がRAM９のアドレスを指定しているのでセ
グメントポート１５へのデータ転送は行なわれな
い。しかし、第１表ｃに示すＭ＋Ａ→Ａ命令のよ
うに、T₄タイミングでRAM９への書き込み動作
が行なわれない命令の場合は、T₁およびT₂タイ
ミングではデータポインタ１０がRAM９のアド
レスを指定しているが、T₃およびT₄タイミング
ではフリツプ・フロツプ２１がリセツトされ、切
換ゲート２４が開き、桁カウンタ２０によつて
RAM９のアドレスが指定される。 従つて、T₄タイミングでセグメントポート１
５には桁カウンタ２０でアドレス指定された番地
に設定されているセグメント情報が出力される。
桁信号カウンタ２０はクロツク回路１２からのク
ロツク信号によつて計数動作が制御されており、
フリツプ・フロツプ２１がリセツトされている期
間は、＋１づつ加算される。更にこの期間は切換
ゲート２４が開かれているので、計数結果は桁信
号として桁信号ポート１６へ出力されるとともに
RAM９内に格納されているその桁に対応するセ
グメント情報がセグメントポート１５に入力され
る。ここで、桁信号ポート、セグメントポートに
各表示データが設定される以前の一命令サイクル
期間は表示にじみを防止するためのブランキング
期間として桁信号ポートをリセツトしておく。こ
の様に本実施例によれば、従来ソフトウエアによ
り表示用サブルーチンを用いて表示操作を行なつ
ていたものを、主プログラム処理中RAM９が空
き状態となる全ての命令で桁信号カウンタからの
アドレス指定によりセグメント情報を時分割にセ
グメントポートへ読み出すように構成することに
よつて、主プログラムを中断することなくその処
理中に並行して表示操作を実行でき、処理時間が
著しく短縮される。ここで、RAM９内に書き込
まれるセグメント情報は前述したテーブル参照命
令を用いればよい。又、表示用サブルーチンを不
必要とするので、サブルーチン格納用の記憶領域
が削減でき、このため主プログラム用記憶領域が
拡大され、その分を主プログラム制御用として他
の処理機能を拡張することが可能となる。桁信号
の計数能力は表示桁数分の計数ができればよく、
桁信号カウンタの計数動作は表示フレーム周波数
を考慮してクロツク信号を印加すれば所望の周期
で表示走査することができる。又、クロツク信号
の印加を制御することによつて表示走査周期を適
宜変更することもできる。 本実施例によれば、又、データポインタは主プ
ログラム処理にのみ使用されるアドレス指定手段
となるので、表示処理によつてその内容が書き換
えられることもなく、円滑なプログラム処理がで
きる。更に、主プログラム処理を中断することな
く実行できるため、クロツク周波数を速くするこ
となく高速処理を行なうことができ、消費電力を
低減することもできる。又、前述した様に、従来
の処理装置では、表示用サブルーチン期間中リセ
ツト（ブランキング）後の第２命令から第４命令
が実行されるまでの２命令サイクル分は、表示桁
の点灯がなされない期間であつたが、本実施例に
よれば、桁信号ポートが出力されている以前の桁
信号データをリセツトした後は、桁信号カウンタ
からの出力により、セグメント情報と桁信号情報
とは同時に対応するポートへ読み出され、読み出
しクロツク周期と同期して表示部へ出力されるの
で、ブランキング期間後すぐに表示データを所望
の桁へ点灯することができ、２命令分の冗長ブラ
ンキング期間はなくなる。従つて、ほぼ理論値通
りの表示フレーム周期、表示デユーテイで表示処
理を実行でき、輝度低下やちらつき等を生じる心
配は全くない。 尚、本実施例では、特にＭ＋Ａ→Ａのように特
定のタイミング期間でRAM９に空き状態が生じ
る命令を使用して表示処理を実行する例を提示し
たが、これは通常のプログラム処理によつて比較
的よく使用される命令を例にひいたもので、この
命令にのみ限定されるものではない。 即ち、Ｍ＋Ａ→Ａのようによく使用される命令
であれば、特に表示用データ（セグメント情報、
桁信号データ）の読み出し期間をハードウエアあ
るいはソフトウエアにより予め設定する必要はな
く、表示文字、記号にちらつきが生じない期間で
十分表示用データの読み出し動作を行なうことを
可とするからである。従つて、特別に表示用デー
タの読み出し周期を設定する必要のない期間で桁
信号カウンタ２０から表示用データの読み出し指
定を実行できる命令を選べば本発明の効果は十分
得られるものである。更に、セグメント情報格納
手段としてRAM９を用いたが、他の記憶手段で
あつてもよいことは明らかである。又、桁信号２
０からのアドレス指定期間として、主プログラム
処理中に所定のタイミング期間（T₅タイミン
グ）を設けてやれば、決まつた周期で表示用デー
タの読み出し、即ち、表示走査を行なうことがで
きる。要は主プログラム処理で必要とされない記
憶回路のタイミング期間に表示用データを順次読
み出すような機構を持つものであれば本発明の効
果を十分達成し得るものである。

【図面の簡単な説明】

第１図は従来のデータ処理装置の回路ブロツク
図で、第２図は本発明のデータ処理装置の一実施
例を示す回路ブロツク図である。 １……マイクロコンピユータ本体、２……
ROM、３……プログラムカウンタ、４……スタ
ツクレジスタ、５……命令デコーダ、６……
ALU、７……アキユムレータ、８……キヤリー
フラツグ、９……RAM、１０……データポイン
タ、１１……RAMアドレスデコーダ、１２……
読み出し書き込み制御回路、１３……判定回路、
１４……Ｉ／Ｏポート、１５……セグメントポー
ト、１６……桁信号ポート、１７……クロツク回
路、１８……内部バス、１９……制御信号出力線
群、２０……桁信号カウンタ、２１……フリツ
プ・フロツプ、２２……インバータ、２３，２４
……切換ゲート。

Claims (1)

【特許請求の範囲】
1. １ 主プログラム処理と表示処理とを行なうデー
   タ処理装置において、前記主プログラム処理に用
   いるデータおよび表示用データを格納する記憶部
   と、前記主プログラム処理時に前記記憶部のアド
   レスを指定する第１のアドレス指定部と、前記表
   示処理時に前記記憶部のアドレスを指定する第２
   のアドレス指定部とを有し、前記主プログラム処
   理時前記記憶部へのアクセスがない空き状態とな
   る命令のマシンサイクル期間中に前記第２のアド
   レス指定部からのアドレスを前記記憶部に与え、
   これによつて前記記憶部から読み出された表示デ
   ータを時分割に表示手段へ転送することによつ
   て、前記主プログラムを中断することなく前記表
   示処理を実行することを特徴とするデータ表示制
   御機能を有するデータ処理装置。