JPS59140581A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
- Publication number
- JPS59140581A JPS59140581A JP1406283A JP1406283A JPS59140581A JP S59140581 A JPS59140581 A JP S59140581A JP 1406283 A JP1406283 A JP 1406283A JP 1406283 A JP1406283 A JP 1406283A JP S59140581 A JPS59140581 A JP S59140581A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は大量のベクトルデータや行列の演算に適したパ
イプライン方式のベクトルデータ処理装置に関するもの
で、ベクトルデータの圧縮や拡張を行なう回路構成に係
るものである。
イプライン方式のベクトルデータ処理装置に関するもの
で、ベクトルデータの圧縮や拡張を行なう回路構成に係
るものである。
（２）従来技術と問題点
電子計算機によって、ベクトルや行列（以下単にベクト
ルと言う）の演算を行なう場合、該ベクトルを構成して
いる成分である数値と、ベクトルを構成している成分で
ある他の数値との間での多くの積算や加算が必要であり
、殊に大きなベクトルを扱う場合にはその演算量が膨大
となるため、このような演算に適したパイプライン方式
のベクトルデータ処理装置によっての並列処理が行なわ
れることが多い。
ルと言う）の演算を行なう場合、該ベクトルを構成して
いる成分である数値と、ベクトルを構成している成分で
ある他の数値との間での多くの積算や加算が必要であり
、殊に大きなベクトルを扱う場合にはその演算量が膨大
となるため、このような演算に適したパイプライン方式
のベクトルデータ処理装置によっての並列処理が行なわ
れることが多い。
ベクトルデータ処理装置は一般に複数種類の処理部、ベ
クトルレジスタおよび制御部を有しておジ、各種のベク
トル命令を実行する。
クトルレジスタおよび制御部を有しておジ、各種のベク
トル命令を実行する。
ベクトルデータ処理装置においては、前述したようなベ
クトルの演算に際する膨大なデータを効率良く処理して
、高速度の演算を可能とするため、例えば行列等の成分
データ間の演算を必要としないものやあるいは予め結果
が予測できるもの（例えば結果が零となるもの）につい
ては、該成分を除外してデータ全圧縮して演算を行ない
、その結果についてデータの並びを復元（拡張〕すると
言う方法を採っている場合が多い。
クトルの演算に際する膨大なデータを効率良く処理して
、高速度の演算を可能とするため、例えば行列等の成分
データ間の演算を必要としないものやあるいは予め結果
が予測できるもの（例えば結果が零となるもの）につい
ては、該成分を除外してデータ全圧縮して演算を行ない
、その結果についてデータの並びを復元（拡張〕すると
言う方法を採っている場合が多い。
そのため圧縮変換命令や拡張変換命令が用意されており
、ベクトルレジスタのエレメントに対応して設けられた
マスクレジスタのベクトルデータの各エレメントに対応
するビットを指標としてデータの並べ替えを行なリアラ
イン回路を使ってベクトルデータの圧縮や演算結果の拡
張全行なっている。
、ベクトルレジスタのエレメントに対応して設けられた
マスクレジスタのベクトルデータの各エレメントに対応
するビットを指標としてデータの並べ替えを行なリアラ
イン回路を使ってベクトルデータの圧縮や演算結果の拡
張全行なっている。
従来のベクトルデータ処理装置ではデータの圧縮のだめ
のハードウェアとデータの拡張のためのハードウェアと
を個別に設けているので、ハードウェアの重複があり、
殊に複数のベクトルのエレメントについて同時に処理を
行なうような構成を採っているベクトルデータ処理装置
では膨大なハードウェア量を必要とすると言う欠点があ
った。
のハードウェアとデータの拡張のためのハードウェアと
を個別に設けているので、ハードウェアの重複があり、
殊に複数のベクトルのエレメントについて同時に処理を
行なうような構成を採っているベクトルデータ処理装置
では膨大なハードウェア量を必要とすると言う欠点があ
った。
（３）発明の目的
本発明は上記従来の欠点に鑑み少ないハードウェアでベ
クトルデータの圧縮や拡張が行なえるベクトルデータ処
理装置を提供することを目的としている。
クトルデータの圧縮や拡張が行なえるベクトルデータ処
理装置を提供することを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、ベクトルレジスタと、該ベクトルレジスタの
ベクトルデータのエレメントごとに対応するビットを有
するマスクレジスタと、ベクトルデータをエレメント単
位で並べ替えることの可能なアライン回路と、該アライ
ン回路を制御するアライン制御部と、データバッファと
、該データバッファへのデ・ ５ ・ 一タの１ｉｔ’＠込みや読み出しを行なう制御部とを有
し、ベクトルデータの圧縮を行なう際はアライン回路の
出力をデータバッファを経由してベクトルレジスタに入
力する如く接続し、ベクトルデータの拡張を行なう際は
ベク）／ｌ／レジスタの出力をデータバッファを経由し
てアライン回路に入力する如く接続して、前記マスクレ
ジスタに書き込まれた情報に従って、ベクトルデータの
圧縮および拡張を行なうことを特徴とするベクトルデー
タ処理装置によυ達成される。
のとおシ、ベクトルレジスタと、該ベクトルレジスタの
ベクトルデータのエレメントごとに対応するビットを有
するマスクレジスタと、ベクトルデータをエレメント単
位で並べ替えることの可能なアライン回路と、該アライ
ン回路を制御するアライン制御部と、データバッファと
、該データバッファへのデ・ ５ ・ 一タの１ｉｔ’＠込みや読み出しを行なう制御部とを有
し、ベクトルデータの圧縮を行なう際はアライン回路の
出力をデータバッファを経由してベクトルレジスタに入
力する如く接続し、ベクトルデータの拡張を行なう際は
ベク）／ｌ／レジスタの出力をデータバッファを経由し
てアライン回路に入力する如く接続して、前記マスクレ
ジスタに書き込まれた情報に従って、ベクトルデータの
圧縮および拡張を行なうことを特徴とするベクトルデー
タ処理装置によυ達成される。
（５）発明の実施例
第１図は本発明の１実施例を示すブロック図であって、
１１〜１ｎはマスクレジスタ、２１〜２ｎはマスク読み
出しレジスタ、５１ｘ ５ｎはベクトルレジスタ、４は
ベクトル入カレジスク タ、５はべｚトル出力レジスタ、６１〜６ｎはベクトル
書き込みレジスタ、７１〜７ｎはベクトル読み出しレジ
スタ、８はアライン回路、？はアライン入力レジスタ、
１０はアライン・ ４ ・ 出力レジスタ、１１はアライン制御部、１２はデータバ
ッファ、１５はデータバッファ曹き込み制御部、１４は
データバッファ読み出し制御部、１５〜１７はゲート回
路を表わしている。ゲート回路１５〜１７のＣおよびＥ
なる記号はそれぞれＣが圧縮を、Ｅが拡張のそれぞれの
命令を実行する際に選択されるゲート信号であって、ベ
クトルデータの圧縮の際はＣの表示のある側の回路がゲ
ート回路１５〜１７ごとに選択され、−力ベクトルデー
タの拡張の際はＥの表示のある側の回路が選択される。
１１〜１ｎはマスクレジスタ、２１〜２ｎはマスク読み
出しレジスタ、５１ｘ ５ｎはベクトルレジスタ、４は
ベクトル入カレジスク タ、５はべｚトル出力レジスタ、６１〜６ｎはベクトル
書き込みレジスタ、７１〜７ｎはベクトル読み出しレジ
スタ、８はアライン回路、？はアライン入力レジスタ、
１０はアライン・ ４ ・ 出力レジスタ、１１はアライン制御部、１２はデータバ
ッファ、１５はデータバッファ曹き込み制御部、１４は
データバッファ読み出し制御部、１５〜１７はゲート回
路を表わしている。ゲート回路１５〜１７のＣおよびＥ
なる記号はそれぞれＣが圧縮を、Ｅが拡張のそれぞれの
命令を実行する際に選択されるゲート信号であって、ベ
クトルデータの圧縮の際はＣの表示のある側の回路がゲ
ート回路１５〜１７ごとに選択され、−力ベクトルデー
タの拡張の際はＥの表示のある側の回路が選択される。
第１図において、ベクトルデータの圧縮に際しては、マ
スクレジスタに予めマスク情報を１！込んでおく。すな
わち対象ベクトルデータのエレメントに対応する例えば
マスクレジスタのエレメントごとに演算を必要とするも
のに対しては１１”を、演算を必要としないものに対し
ては％ ０１を書き込んでおく。これらの情報はマスク
読み出しレジスタ２１〜２ｎ全経由してアライン制御部
１１に伝えられる。
スクレジスタに予めマスク情報を１！込んでおく。すな
わち対象ベクトルデータのエレメントに対応する例えば
マスクレジスタのエレメントごとに演算を必要とするも
のに対しては１１”を、演算を必要としないものに対し
ては％ ０１を書き込んでおく。これらの情報はマスク
読み出しレジスタ２１〜２ｎ全経由してアライン制御部
１１に伝えられる。
該アライン制御部１１は、前記マスフレジスＩ Ｉｔ〜
１ｎの情報に従ってアライン回路８を制御する。すなわ
ち前記マスクレジスタのｌｋ Ｈ／／のＷ：き込まれて
いるエレメントに対応するベクトルデータのエレメント
（以下有効エレメントと言う〕を抽出して間隔を詰めて
並べることによシデータの圧縮を行なう。
１ｎの情報に従ってアライン回路８を制御する。すなわ
ち前記マスクレジスタのｌｋ Ｈ／／のＷ：き込まれて
いるエレメントに対応するベクトルデータのエレメント
（以下有効エレメントと言う〕を抽出して間隔を詰めて
並べることによシデータの圧縮を行なう。
このときベクトルデータの／？！ｒ肩効エレメントは順
次間隔を詰めて並べ替えられるので、各有効エレメント
がアライン出力レジスタ１０に出力される時間に差があ
るから、ゲート回路１６を経由してデータバッファ１２
に送り込まれ、ここでバッファリングが行なわれて圧縮
後のデータが揃ってからベクトルレジスタ５ｌ−ｓ−５
ｎにセットされてその後演算パイプライン（第１図では
省略しである）等により演算が行なわれる。
次間隔を詰めて並べ替えられるので、各有効エレメント
がアライン出力レジスタ１０に出力される時間に差があ
るから、ゲート回路１６を経由してデータバッファ１２
に送り込まれ、ここでバッファリングが行なわれて圧縮
後のデータが揃ってからベクトルレジスタ５ｌ−ｓ−５
ｎにセットされてその後演算パイプライン（第１図では
省略しである）等により演算が行なわれる。
上記演算パイプライン等により演算された結果は、一旦
ベクトルレジスタ５１〜５ｎに格納され、その後ベクト
ル読み出しレジスタ７１〜７ｎヲ経由してベクトル出力
レジスタ５にセットされる。
ベクトルレジスタ５１〜５ｎに格納され、その後ベクト
ル読み出しレジスタ７１〜７ｎヲ経由してベクトル出力
レジスタ５にセットされる。
ベクトルデータの拡張の際は、前述したようにゲート回
路１５〜１７それぞれにおいてＥの表示のある側の回路
が選択され、上記演算後ベクトル出力レジスタ５にセッ
トされたデータがゲート回路１６を経てデータバッファ
１２に書き込まれる。該データバッファ１２の出力はゲ
ート回路１５を経てアライン入力レジスタ９にセットさ
れた後、マスクレジスタに書き込まれている情報に基づ
いてアライン制御部１１がアライン回路Ｂを駆動するこ
とによジベクトルデータの拡張が行なわれ、その結果が
アライン出力レジスタ１０にセットされる。アライン出
力レジスタ１０にセットされたベクトルデータはゲート
回路１７がＥ側を選択しているのでベクトル入力レジス
タ４にセットされベクトル書き込みレジスタ６１〜６ｎ
を経由してベクトルレジスタ５１〜５ｎ・ ７ ・ に格納される。
路１５〜１７それぞれにおいてＥの表示のある側の回路
が選択され、上記演算後ベクトル出力レジスタ５にセッ
トされたデータがゲート回路１６を経てデータバッファ
１２に書き込まれる。該データバッファ１２の出力はゲ
ート回路１５を経てアライン入力レジスタ９にセットさ
れた後、マスクレジスタに書き込まれている情報に基づ
いてアライン制御部１１がアライン回路Ｂを駆動するこ
とによジベクトルデータの拡張が行なわれ、その結果が
アライン出力レジスタ１０にセットされる。アライン出
力レジスタ１０にセットされたベクトルデータはゲート
回路１７がＥ側を選択しているのでベクトル入力レジス
タ４にセットされベクトル書き込みレジスタ６１〜６ｎ
を経由してベクトルレジスタ５１〜５ｎ・ ７ ・ に格納される。
以上説明したようにＸ実施例では各入出力間に設けられ
たゲート回路１５〜１７によりベクトルレジスタ５１〜
５ｎとアライン回路８およびデータバッファ１２の接続
関係を変更するだけで、同一のハードウェアによりベク
トルデータの圧縮および拡張を行なっている。
たゲート回路１５〜１７によりベクトルレジスタ５１〜
５ｎとアライン回路８およびデータバッファ１２の接続
関係を変更するだけで、同一のハードウェアによりベク
トルデータの圧縮および拡張を行なっている。
（６）発明の効果
本発明によるベクトルデータ処理装置は、大形のベクト
ルや行列の演算に際してのデータの圧縮と拡張を行なう
とき、ベクトルレジスタ、アライン回路、データバッフ
ァ等主要な部分の各入出力の関係を接続替えするだけで
同一のものを、圧縮と拡張とで共通に使用する構成を採
っているから少ないハードウェア量で装置を実現するこ
とが可能であって効果は大である。
ルや行列の演算に際してのデータの圧縮と拡張を行なう
とき、ベクトルレジスタ、アライン回路、データバッフ
ァ等主要な部分の各入出力の関係を接続替えするだけで
同一のものを、圧縮と拡張とで共通に使用する構成を採
っているから少ないハードウェア量で装置を実現するこ
とが可能であって効果は大である。
第１図は、本発明の１突流例を示すブロック図である。
・ ８ ・
１１〜１ｎＯ・マスクレジスタ、２１〜２ｙｌ−−−−
ｒスク読み出しレジスタ、５１％５ｎ・・・ベクトルレ
ジスタ、４・・・ベクトル入力レジスタ、５・・・ベク
トル出力レジスタ、６１〜６ｎ・・・ベクトル書き込み
レジスタ、７１〜７ｎ・・・ベクトル読み出しレジスタ
、８・・・アライン回路、９・・・アライン入力レジス
タ、１０・・・アライン出力レジスタ、１１・・・アラ
イン制御部、１２・・・データバッファ、１５・・・デ
ータバッファ薔き込み制御部、１４・・・ｆ −ｐバッ
ファ読み出し制御部、１５〜１７・・・ゲート回路
ｒスク読み出しレジスタ、５１％５ｎ・・・ベクトルレ
ジスタ、４・・・ベクトル入力レジスタ、５・・・ベク
トル出力レジスタ、６１〜６ｎ・・・ベクトル書き込み
レジスタ、７１〜７ｎ・・・ベクトル読み出しレジスタ
、８・・・アライン回路、９・・・アライン入力レジス
タ、１０・・・アライン出力レジスタ、１１・・・アラ
イン制御部、１２・・・データバッファ、１５・・・デ
ータバッファ薔き込み制御部、１４・・・ｆ −ｐバッ
ファ読み出し制御部、１５〜１７・・・ゲート回路
Claims (1)
- ベクトルレジスタと、該ベクトルレジスタのベクトルデ
ータのエレメントごとに対応するビットを有するマスク
レジスタと、ベクトルデータをエレメント単位で並べ替
えることの可能なアライン回路と、該アライン回路を制
御するアライン制御部と、データバッファと、該データ
バッファへのデータの書き込みや読み出しを行なう制御
部とを有し、ベクトルデータの圧縮を行なう際はアライ
ン回路の出力をデータバッファを経由してベクトルレジ
スタに入力する如く接続し、ベクトルデータの拡張を行
なう際はベクトルレジスタの出力をデータバッファを経
由してアライン回路に入力する如く接続して、前記マス
クレジスタに書き込まれた情報に従って、ベクトルデー
タの圧縮および拡張を行なうことを特徴とするベクトル
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406283A JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406283A JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140581A true JPS59140581A (ja) | 1984-08-11 |
| JPH034951B2 JPH034951B2 (ja) | 1991-01-24 |
Family
ID=11850598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1406283A Granted JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097595A (ja) * | 2008-10-15 | 2010-04-30 | Internatl Business Mach Corp <Ibm> | 高密度スレッド化ネットワーク・オン・ア・チップにおけるソフトウェア制御の任意ベクトル・オペランド選択をサポートする直接スレッド間通信バッファ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1983
- 1983-01-31 JP JP1406283A patent/JPS59140581A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097595A (ja) * | 2008-10-15 | 2010-04-30 | Internatl Business Mach Corp <Ibm> | 高密度スレッド化ネットワーク・オン・ア・チップにおけるソフトウェア制御の任意ベクトル・オペランド選択をサポートする直接スレッド間通信バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034951B2 (ja) | 1991-01-24 |
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