JPH034951B2 - - Google Patents
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- JPH034951B2 JPH034951B2 JP58014062A JP1406283A JPH034951B2 JP H034951 B2 JPH034951 B2 JP H034951B2 JP 58014062 A JP58014062 A JP 58014062A JP 1406283 A JP1406283 A JP 1406283A JP H034951 B2 JPH034951 B2 JP H034951B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は大量のベクトルデータや行列の演算に
適したパイプライン方式のベクトルデータ処理装
置に関するもので、ベクトルデータの圧縮や拡張
を行なう回路構成に係るものである。
適したパイプライン方式のベクトルデータ処理装
置に関するもので、ベクトルデータの圧縮や拡張
を行なう回路構成に係るものである。
(2) 従来技術と問題点
電子計算機によつて、ベクトルや行列（以下単
にベクトルと言う）の演算を行なう場合、郭該ベ
クトルを構成している成分である数値と、ベクト
ルを構成している成分である他の数値との間での
多くの積算や加算が必要であり、殊に大きなベク
トルを扱う場合にはその演算量が膨大となるた
め、このような演算に適したパイプライン方式の
ベクトルデータ処理装置によつての並列処理が行
なわれることが多い。
にベクトルと言う）の演算を行なう場合、郭該ベ
クトルを構成している成分である数値と、ベクト
ルを構成している成分である他の数値との間での
多くの積算や加算が必要であり、殊に大きなベク
トルを扱う場合にはその演算量が膨大となるた
め、このような演算に適したパイプライン方式の
ベクトルデータ処理装置によつての並列処理が行
なわれることが多い。
ベクトルデータ処理装置は一般に複数種類の処
理部、ベクトルレジスタおよび制御部を有してお
り、各種のベクトル命令を実行する。
理部、ベクトルレジスタおよび制御部を有してお
り、各種のベクトル命令を実行する。
ベクトルデータ処理装置においては、前述した
ようなベクトルの演算に際する膨大なデータを効
率良く処理して、高速度の演算を可能とするた
め、例えば行列等の成分データ間の演算を必要と
しないものやあるいは予め結果が予測できるもの
（例えば結果が零となるもの）については、該成
分を除外してデータを圧縮して演算を行ない、そ
の結果についてデータの並びを復元（拡張）する
と言う方法を採つている場合が多い。
ようなベクトルの演算に際する膨大なデータを効
率良く処理して、高速度の演算を可能とするた
め、例えば行列等の成分データ間の演算を必要と
しないものやあるいは予め結果が予測できるもの
（例えば結果が零となるもの）については、該成
分を除外してデータを圧縮して演算を行ない、そ
の結果についてデータの並びを復元（拡張）する
と言う方法を採つている場合が多い。
そのため圧縮変換命令や拡張変換命令が用意さ
れており、ベクトルレジスタのエレメントに対応
して設けられたマスクレジスタのベクトルデータ
の各エレメントに対応するビツトを指標としてデ
ータの並べ替えを行なうアライン回路を使つてベ
クトルデータの圧縮や演算結果の拡張を行なつて
いる。
れており、ベクトルレジスタのエレメントに対応
して設けられたマスクレジスタのベクトルデータ
の各エレメントに対応するビツトを指標としてデ
ータの並べ替えを行なうアライン回路を使つてベ
クトルデータの圧縮や演算結果の拡張を行なつて
いる。
従来のベクトルデータ処理装置ではデータの圧
縮のためのハードウエアとデータの拡張のための
ハードウエアとを個別に設けているので、ハード
ウエアの重複があり、殊に複数のベクトルのエレ
メントについて同時に処理を行なうような構成を
採つているベクトルデータ処理装置では膨大なハ
ードウエア量を必要とすると言う欠点があつた。
縮のためのハードウエアとデータの拡張のための
ハードウエアとを個別に設けているので、ハード
ウエアの重複があり、殊に複数のベクトルのエレ
メントについて同時に処理を行なうような構成を
採つているベクトルデータ処理装置では膨大なハ
ードウエア量を必要とすると言う欠点があつた。
(3) 発明の目的
本発明は上記従来の欠点に鑑み少ないハードウ
エアでベクトルデータの圧縮や拡張が行なえるベ
クトルデータ処理装置を提供することを目的とし
ている。
エアでベクトルデータの圧縮や拡張が行なえるベ
クトルデータ処理装置を提供することを目的とし
ている。
(4) 発明の構成
そしてこの目的は本発明によれば特許請求の範
囲に記載のとおり、ベクトルレジスタと、該ベク
トルレジスタのベクトルデータのエレメントごと
に対応するビツトを有するマスクレジスタと、ベ
クトルデータをエレメント単位で並べ替えること
の可能なアライン回路と、該アライン回路を制御
するアライン制御部と、データバツフアと、該デ
ータバツフアへのデータの書き込みや読み出しを
行なう制御部とを有し、ベクトルデータの圧縮を
行なう際はアライン回路の出力をデータバツフア
を経由してベクトルレジスタに入力する如く接続
し、ベクトルデータの拡張を行なう際はベクトル
レジスタの出力をデータバツフアを経由してアラ
イン回路に入力する如く接続して、前記マスクレ
ジスタに書き込まれた情報に従つて、ベクトルデ
ータの圧縮および拡張を行なうことを特徴とする
ベクトルデータ処理装置により達成される。
囲に記載のとおり、ベクトルレジスタと、該ベク
トルレジスタのベクトルデータのエレメントごと
に対応するビツトを有するマスクレジスタと、ベ
クトルデータをエレメント単位で並べ替えること
の可能なアライン回路と、該アライン回路を制御
するアライン制御部と、データバツフアと、該デ
ータバツフアへのデータの書き込みや読み出しを
行なう制御部とを有し、ベクトルデータの圧縮を
行なう際はアライン回路の出力をデータバツフア
を経由してベクトルレジスタに入力する如く接続
し、ベクトルデータの拡張を行なう際はベクトル
レジスタの出力をデータバツフアを経由してアラ
イン回路に入力する如く接続して、前記マスクレ
ジスタに書き込まれた情報に従つて、ベクトルデ
ータの圧縮および拡張を行なうことを特徴とする
ベクトルデータ処理装置により達成される。
(5) 発明の実施例
第１図は本発明の１実施例を示すブロツク図で
あつて、１1〜１oはマスクレジスタ、２1〜２oは
マスク読み出しレジスタ、３1〜３oはベクトルレ
ジスタ、４はベクトル入力レジスタ、５はベクト
ル出力レジスタ、６1〜６oはベクトル書き込みレ
ジスタ、７1〜７oはベクトル読み出しレジスタ、
８はアライン回路、９はアライン入力レジスタ、
１０はアライン出力レジスタ、１１はアライン制
御部、１２はデータバツフア、１３はデータバツ
フア書き込み制御部、１４はデータバツフア読み
出し制御部、１５〜１７はゲート回路を表わして
いる。ゲート回路１５〜１７のＣおよびＥなる記
号はそれぞれＣが圧縮を、Ｅが拡張のそれぞれの
命令を実行する際に選択されるゲート信号であつ
て、ベクトルデータの圧縮の際はＣの表示のある
側の回路がゲート回路１５〜１７ごとに選択さ
れ、一方ベクトルデータの拡張の際はＥの表示の
ある側の回路が選択される。
あつて、１1〜１oはマスクレジスタ、２1〜２oは
マスク読み出しレジスタ、３1〜３oはベクトルレ
ジスタ、４はベクトル入力レジスタ、５はベクト
ル出力レジスタ、６1〜６oはベクトル書き込みレ
ジスタ、７1〜７oはベクトル読み出しレジスタ、
８はアライン回路、９はアライン入力レジスタ、
１０はアライン出力レジスタ、１１はアライン制
御部、１２はデータバツフア、１３はデータバツ
フア書き込み制御部、１４はデータバツフア読み
出し制御部、１５〜１７はゲート回路を表わして
いる。ゲート回路１５〜１７のＣおよびＥなる記
号はそれぞれＣが圧縮を、Ｅが拡張のそれぞれの
命令を実行する際に選択されるゲート信号であつ
て、ベクトルデータの圧縮の際はＣの表示のある
側の回路がゲート回路１５〜１７ごとに選択さ
れ、一方ベクトルデータの拡張の際はＥの表示の
ある側の回路が選択される。
第１図において、ベクトルデータの圧縮に際し
ては、マスクレジスタに予めマスク情報を書き込
んでおく。すなわち対象ベクトルデータのエレメ
ントに対応する例えばマスクレジスタのエレメン
トごとに演算を必要とするものに対しては“１”
を、演算を必要としないものに対しては“０”を
書き込んでおく。これらの情報はマスク読み出し
レジスタ２1〜２oを経由してアライン制御部１１
に伝えられる。
ては、マスクレジスタに予めマスク情報を書き込
んでおく。すなわち対象ベクトルデータのエレメ
ントに対応する例えばマスクレジスタのエレメン
トごとに演算を必要とするものに対しては“１”
を、演算を必要としないものに対しては“０”を
書き込んでおく。これらの情報はマスク読み出し
レジスタ２1〜２oを経由してアライン制御部１１
に伝えられる。
該アライン制御部１１は、前記マスクレジスタ
１1〜１oの情報に従つてアライン回路８を制御す
る。すなわち前記マスクレジスタの“１”の書き
込まれているエレメントに対応するベクトルデー
タのエレメント（以下有効エレメントと言う）を
抽出して間隔を詰めて並べることによりデータの
圧縮を行なう。例えば、ベクトル圧縮変換命令
は、 VCP R1，R3，Ｍ という形式を有しているものであり、ベクトル
拡張変換命令は、 VEX R1，R3，Ｍ という形式を有するものである。第２図はベク
トルの圧縮変換を説明するものであつて、Ｍはマ
スク・レジスタ、VR(3)は第３オペランド指定部
R3で指定されたベクトル・レジスタ、VR(1)は第
１オペラント指定部R1で指定されたベクトル・
レジスタをそれぞれ示している。圧縮変換は、ベ
クトル・レジスタVR(3)のエレメント列とマス
ク・レジスタＭのマスク・エレメント列とを比較
し、例えば「０」のマスク・エレメントに対応す
るエレメントを取除いた圧縮エレメント列を作成
し、この圧縮エレメント列をベクトル・レジスタ
VR(1)の先頭から圧縮エレメント列の順序を乱さ
ないようにして書入むものである。第３図はベク
トルの拡張変換を説明するものである。拡張変換
は、ベクトル・レジスタVR(1)のエレメント列と
マスク・レジスタＭのマスク・エレメント列とを
比較し、「１」のマスク・エレメントに対応する
ベクトル・レジスタVR(1)のエレメント格納位置
に、ベクトル・レジスタVR(3)のエレメント列を
その順序を乱さないようにして書込むものであ
る。
１1〜１oの情報に従つてアライン回路８を制御す
る。すなわち前記マスクレジスタの“１”の書き
込まれているエレメントに対応するベクトルデー
タのエレメント（以下有効エレメントと言う）を
抽出して間隔を詰めて並べることによりデータの
圧縮を行なう。例えば、ベクトル圧縮変換命令
は、 VCP R1，R3，Ｍ という形式を有しているものであり、ベクトル
拡張変換命令は、 VEX R1，R3，Ｍ という形式を有するものである。第２図はベク
トルの圧縮変換を説明するものであつて、Ｍはマ
スク・レジスタ、VR(3)は第３オペランド指定部
R3で指定されたベクトル・レジスタ、VR(1)は第
１オペラント指定部R1で指定されたベクトル・
レジスタをそれぞれ示している。圧縮変換は、ベ
クトル・レジスタVR(3)のエレメント列とマス
ク・レジスタＭのマスク・エレメント列とを比較
し、例えば「０」のマスク・エレメントに対応す
るエレメントを取除いた圧縮エレメント列を作成
し、この圧縮エレメント列をベクトル・レジスタ
VR(1)の先頭から圧縮エレメント列の順序を乱さ
ないようにして書入むものである。第３図はベク
トルの拡張変換を説明するものである。拡張変換
は、ベクトル・レジスタVR(1)のエレメント列と
マスク・レジスタＭのマスク・エレメント列とを
比較し、「１」のマスク・エレメントに対応する
ベクトル・レジスタVR(1)のエレメント格納位置
に、ベクトル・レジスタVR(3)のエレメント列を
その順序を乱さないようにして書込むものであ
る。
例えば実施例ではベクトル・レジスタへの書き
込みまたはベクトル・レジスタからの読出しは４
エレメント単位になつており、ベクトル圧縮変換
（第２図）において最初のサイクル（第０サイク
ル）では、ベクトル・レジスタから読み出された
エレメントA0〜A3のうち、マスクデータが
「１」のエレメントのみが抽出される。すなわち、
A0、A2，A3のデータがアライン回路８において
例えば左はしから３エレメント分抽出され、アラ
イン出力レジスタ１０を通つてデータバツフア１
２に左詰めに格納される。
込みまたはベクトル・レジスタからの読出しは４
エレメント単位になつており、ベクトル圧縮変換
（第２図）において最初のサイクル（第０サイク
ル）では、ベクトル・レジスタから読み出された
エレメントA0〜A3のうち、マスクデータが
「１」のエレメントのみが抽出される。すなわち、
A0、A2，A3のデータがアライン回路８において
例えば左はしから３エレメント分抽出され、アラ
イン出力レジスタ１０を通つてデータバツフア１
２に左詰めに格納される。
次のサイクル（第１サイクル）では、同様にマ
スクデータが「１」のエレメントが抽出される
が、第０サイクルにおいて、既にデンタバツフア
１２に３エレメント書き込まれているので、デー
タバツフア１２の右端に書き込まれる。
スクデータが「１」のエレメントが抽出される
が、第０サイクルにおいて、既にデンタバツフア
１２に３エレメント書き込まれているので、デー
タバツフア１２の右端に書き込まれる。
データバツフア１２に４エレメントそろつた時
点でデータバツフア１２から４エレメント単位で
読み出され、ベクトル入力レジスタ４を通つてベ
クトル・レジスタ３1〜３oに書き込まれる。
点でデータバツフア１２から４エレメント単位で
読み出され、ベクトル入力レジスタ４を通つてベ
クトル・レジスタ３1〜３oに書き込まれる。
このようにデータバツフア１２において１エレ
メント単位で読み出し動作を行うことによつて、
ベクトル・レジスタ31〜3oの書き込み制御がエレ
メント単位に制御することなく可能となるため制
御が容易になる。ベクトルレジスタ３1〜３oにセ
ツトされると、その後演算パイプライン（第１図
では省略してある）等により演算が行なわれる。
メント単位で読み出し動作を行うことによつて、
ベクトル・レジスタ31〜3oの書き込み制御がエレ
メント単位に制御することなく可能となるため制
御が容易になる。ベクトルレジスタ３1〜３oにセ
ツトされると、その後演算パイプライン（第１図
では省略してある）等により演算が行なわれる。
上記演算パイプライン等のより演算された結果
は、一旦ベクトルレジスタ３1〜３oに格納され、
その後ベクトル読み出しレジスタ７1〜７oを経由
してベクトル出力レジスタ５にセツトされる。
は、一旦ベクトルレジスタ３1〜３oに格納され、
その後ベクトル読み出しレジスタ７1〜７oを経由
してベクトル出力レジスタ５にセツトされる。
ベクトルデータの拡張の際は、前述したように
ゲート回路１５〜１７それぞれにおいてＥの表示
のある側の回路が選択され、上記演算後ベクトル
出力レジスタ５にセツトされたデータがゲート回
路１６を経てデータバツフア１２に書き込まれ
る。該データバツフア１２の出力はゲート回路１
５を経てアライン入力レジスタ９にセツトされた
後、マスクレジスタに書き込まれている情報に基
づいてアライン制御部１１がアライン回路８を駆
動することによりベクトルデータの拡張が行なわ
れ、その結果がアライン出力レジスタ１０にセツ
トされる。アライン出力レジスタ１０にセツトさ
れたベクトルデータはゲート回路１７がＥ側を選
択しているのでベクトル入力レジスタ４にセツト
されベクトル書き込みレジスタ６1〜６oを経由し
てベクトルレジスタ３1〜３oに格納される。
ゲート回路１５〜１７それぞれにおいてＥの表示
のある側の回路が選択され、上記演算後ベクトル
出力レジスタ５にセツトされたデータがゲート回
路１６を経てデータバツフア１２に書き込まれ
る。該データバツフア１２の出力はゲート回路１
５を経てアライン入力レジスタ９にセツトされた
後、マスクレジスタに書き込まれている情報に基
づいてアライン制御部１１がアライン回路８を駆
動することによりベクトルデータの拡張が行なわ
れ、その結果がアライン出力レジスタ１０にセツ
トされる。アライン出力レジスタ１０にセツトさ
れたベクトルデータはゲート回路１７がＥ側を選
択しているのでベクトル入力レジスタ４にセツト
されベクトル書き込みレジスタ６1〜６oを経由し
てベクトルレジスタ３1〜３oに格納される。
以上説明したように本実施例では各入出力間に
設けられたゲート回路１５〜１７によりベクトル
レジスタ３1〜３oとアライン回路８およびデータ
バツフア１２の接続関係を変更するだけで、同一
のハードウエアによりベクトルデータの圧縮およ
び拡張を行なつている。
設けられたゲート回路１５〜１７によりベクトル
レジスタ３1〜３oとアライン回路８およびデータ
バツフア１２の接続関係を変更するだけで、同一
のハードウエアによりベクトルデータの圧縮およ
び拡張を行なつている。
(6) 発明の効果
本発明によるベクトルデータ処理装置は、大形
のベクトルや行列の演算に際してのデータの圧縮
と拡張を行なうとき、ベクトルレジスタ、アライ
ン回路、データバツフア等主要な部分の各入出力
の関係を接続替えするだけで同一のものを、圧縮
と拡張とで共通に使用する構成を採つているから
少ないハードウエア量で装置を実現することが可
能であつて効果は大である。
のベクトルや行列の演算に際してのデータの圧縮
と拡張を行なうとき、ベクトルレジスタ、アライ
ン回路、データバツフア等主要な部分の各入出力
の関係を接続替えするだけで同一のものを、圧縮
と拡張とで共通に使用する構成を採つているから
少ないハードウエア量で装置を実現することが可
能であつて効果は大である。
第１図は、本発明の１実施例を示すブロツク
図、第２図はベクトル圧縮変換の方法を示す図、
第３図はベクトル拡張変換の方法を示す図であ
る。 １1〜１o……マスクレジスタ、２1〜２o……マ
スク読み出しレジスタ、３1〜３o……ベクトルレ
ジスタ、４……ベクトル入力レジスタ、５……ベ
クトル出力レジスタ、６1〜６o……ベクトル書き
込みレジスタ、７1〜７o……ベクトル読み出しレ
ジスタ、８……アライン回路、９……アライン入
力レジスタ、１０……アライン出力レジスタ、１
１……アライン制御部、１２……データバツフ
ア、１３……データバツフア書き込み制御部、１
４……データバツフア読み出し制御部、１５〜１
７……ゲート回路。
図、第２図はベクトル圧縮変換の方法を示す図、
第３図はベクトル拡張変換の方法を示す図であ
る。 １1〜１o……マスクレジスタ、２1〜２o……マ
スク読み出しレジスタ、３1〜３o……ベクトルレ
ジスタ、４……ベクトル入力レジスタ、５……ベ
クトル出力レジスタ、６1〜６o……ベクトル書き
込みレジスタ、７1〜７o……ベクトル読み出しレ
ジスタ、８……アライン回路、９……アライン入
力レジスタ、１０……アライン出力レジスタ、１
１……アライン制御部、１２……データバツフ
ア、１３……データバツフア書き込み制御部、１
４……データバツフア読み出し制御部、１５〜１
７……ゲート回路。
Claims (1)
- １ ベクトルレジスタと、該ベクトルレジスタの
ベクトルデータのエレメントごとに対応するビツ
トを有するマスクレジスタと、ベクトルデータを
エレメント単位で並べ替えることの可能なアライ
ン回路と、該アライン回路を制御するアライン制
御部と、データバツフアと、該データバツフアへ
のデータの書き込みや読み出しを行なう制御部と
を有し、ベクトルデータの圧縮を行なう際は、ベ
クトルレジスタの出力をアライン回路に入力し、
然る後アライン回路の出力をデータバツフアに一
旦保持して複数エレメントのデータを同時にベク
トルレジスタに入力する如く制御し、ベクトルデ
ータの拡張を行なう際は、ベクトルレジスタの出
力をデータバツフアを経由してアライン回路に入
力し、然る後アライン回路の出力をベクトルレジ
スタに入力する如く制御して、前記マスクレジス
タに書き込まれた情報に従つて、ベクトルデータ
の圧縮および拡張を行なうことを特徴とするベク
トルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406283A JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406283A JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140581A JPS59140581A (ja) | 1984-08-11 |
| JPH034951B2 true JPH034951B2 (ja) | 1991-01-24 |
Family
ID=11850598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1406283A Granted JPS59140581A (ja) | 1983-01-31 | 1983-01-31 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140581A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102884B2 (en) * | 2008-10-15 | 2012-01-24 | International Business Machines Corporation | Direct inter-thread communication buffer that supports software controlled arbitrary vector operand selection in a densely threaded network on a chip |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1983
- 1983-01-31 JP JP1406283A patent/JPS59140581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59140581A (ja) | 1984-08-11 |
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