JPS62154140A

JPS62154140A - マ−ジ処理装置

Info

Publication number: JPS62154140A
Application number: JP29463085A
Authority: JP
Inventors: Toshio Nakamura; 敏夫中村; Tadashi Kitamura; 正北村; Hideaki Takeda; 武田　英昭
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マージ処理袋口に関し、特に２つのソート済
みデータ部分集合から１つのソート済みデータ集合を作
成するためのマージ処理装置に関するものである。

〔従来の技術〕

ソート処理装置は、データ集合をデータ値の小さい順あ
るいは大きい順に並べ換える装置である。

従来のソート処理装置においては、データの長さをり、
データの個数をＮとしたとき、Ｌ　−Ｎ＝Ａ・・・・・
・・・・・・・・　（１）という関係がある（Ａは、ソ
ートできる容量）。

あるデータ集合をソートする場合、そのデータの個数が
Ｎより大きいときには、このソート処理袋Ｅ１１台だけ
ではデータ集合全体をソートすることはできないという
問題があった。このため、１台のソート処理装置の持つ
データ個数の限界を超すようなデータ集合をソートする
場合には、マージ処理装置が必要となる。

マージ処理装置には、従来より、ソフトウェアにおける
マージ法をそのままハードウェア化するものとして、メ
モリ上に格納されているソート済みデータ部分集合の２
組をリードしながらマージしていく装とがある。

一方、ソー１−処理装置には、（、）パイプライン型ソ
ート処理装置と、（ｂ）非パイプライン型ソート処理装
誼（並列ソータ）があるが（例えば、元岡達他：岩披講
座マイクロエレクトロニクス９ＶＬＳＩコンピュータｒ
Ｌ　ｐｐ２４０〜２４４、合波書店、１９８５参照）、
ここではデータ値の小さい順あるいは大きい順にデータ
を任意転送バイト幅単位でストリーフ１状に出力するよ
うなパイプライン型ソート処理′＠誼とする。

〔発明が解決しようとする問題点〕いま、２台のパイプライン型ソート処理装置と、マージ
処理装置を用いる場合、ソート処理′！装置の出力であ
るソート済みデータ部分集合を一旦メモリに蓄積し、そ
の後に、メモリからリードしてマージ処理を行っている
ため、パイプライン処理が一旦途切れてしまい、処理時
間が大きくなってし。

まうという問題があり、またメモリアクセス機構が必要
となるため、ハードウェアの規りが大きくなるという問
題がある。

本発明の目的は、このような従来の問題を改善し、パイ
プライン型ソート処理装置の動作スピードを低下させる
ことなく、高速にデータ集合のソートができ、かつメモ
リアクセス機構が不要であり、ハードウェア規模を小さ
くできるマージ処理装置を提供することにある。

ｃ問題点を解決するための手段〕上記目的を達成するため、本発明のマージ処理装置は、
入力するソート済みデータ部分集合の２組をマージして
、１つのソート済みデータ４５合を作成するマージ処理
袋ににおいて、それぞれ入力された１データ分を格納す
る１対のメモリと、該メモリから各々１単位バイトだけ
読み出したデータを一時格納する１対のレジスタと、該
レジスタのデータ値を比較する比較器と、該レジスタの
いずれか一方のデータを出力するマルチプレクサと、該
比較器の比較結果にもとづき該マルチプレクサを制御す
るとともに、上記メモリの読み沓きを制御する制御回路
とを有し、上記メモリのいずれか一方に対応するデータ
部分集合の１データの１単位バイトを格納するとともに
、レジスタのいずれか一方に格納されているデータを出
力するサイクルと、上記各メモリから１単位バイトだけ
読み出して対応するレジスタにそれぞれ格納し、該レジ
スタのデータ値を比較し、比較結果を上記制御回路に通
知するサイクルを、交互に繰り返すことにより、上記２
つのデータ部分集合をマージすることに特徴がある。

〔作　　用〕

本発明においては、２つのパイプライン型ソート処理装
置を本発明のマージ処理装置に直結して、パイプライン
処理を乱さずに、２つのソー１へ済みデータ部分集合か
ら１つのソート済み集合を作成する。その作成方法は、
制御回路の指示により、（イ）メモリのどちらか一方へ
、対応するデータ部分集合の１データの１単位バイトを
格納するとともに、レジスタのいずれか一方に格納され
ているデータを出力するサイクル、（ロ）各メモリから１単位バイトを読み出して対応する
レジスタに同時に格納し、レジスタのデータ値を比較し
て、その比較結果を制御回路に通知するサイクル、を交互に繰り返すことにより、２つのソート済みデータ
集合を作成する。

〔実施例〕

以下１本発明の実施例を、図面により詳細に説明する。

第１図は１本発明の一実施例を示すマージ処理装置の構
成図である。第１図において、】０はマージ装置、１０
１はマージ処理装置１０の１単位バイト幅データ入力端
子、１０２は同じく装［１０の１単位バイト幅データ入
力端子、１１１は装［１０の１単位バイト◆ａデータ出
力端子、１０３は入力端子１０１から入力されるソート
済みデータ部分集合の１データ分を格納するメモリ、１
０４は入力端子１０２から入力される他方のソート済み
データ部分集合の１データ分を格納するメモリ、１０５
−１，１０５−２はメモリ１０３゜１０４へのデータの
読み書きを、１単位バイト幅でそれぞれ行う読出し／書
込み回路、１０６はメモリ１０３のデータの１単位バイ
トを格納するレジスタ、１０７はメモリ１０４のデータ
の１単位バイトを格納するレジスタ、１０８はレジスタ
１０６と１０７に格納されているデータの値を比較する
比較器、１０９はレジスタ１０６，１０７のいずれか一
方のデータを出力端子１１１に転送する経路を選択する
マルチプレクサ、１１０は比較器１０８から比較結果信
号を受は取り、それに基づいて装置内の各部を制御する
制御回路である。

マージ処理装置１０の基本的な動作は、２つのサイクル
で実現される。これらの２つのサイクルを、ライトサイ
クル（Ｗサイクル）、リードサイクル（Ｒサイクル）と
呼ぶことにする。

（ａ）Ｗサイクル：データ入力端子１０１あるいは１０
２からデータを１単位バイト入力し、メモリ１０３ある
いは１０４に格納する。また、制御回路１１０からの指
示に従って、レジスタ１０６あるいは１０７に格納され
ているデータの１単位バイトをデータ出力端子１１１に
出力する。

（ｂ）Ｒサイクル：メモリ１０３からデータの１単位バ
イトを読み出してレジスタ＋０６に、またメモリ１０４
からデータの１単位バイトを読み出してレジスタ１０７
に、それぞれ同時に格納し、レジスタ１０６と１０７に
格納されているデータの値を比較器１０８で比較して、
比較結果を比較結果信号により制御回路１１０に通知す
る。

ここで、比較結果について説明する。比較結果信号とし
ては、データの長さＬバイトの場合、２データかにバイ
ト（Ｋ＜Ｌ）まで同じ値である時そのバイトまでは、　
「＝」信号を、Ｋ＋１バイト目で２つのデータの大小関
係が確定する時、Ｋ＋１バイトからＬバイトまで、「」
信号（メモリ１０３に格納されているデータの値がメモ
リ１０４に格納されているデータの値より大きいことを
意味する）、あるいは「△」信号（これはｒＶＪの逆、
つまりメモリ１０３に格納されているデータの値がメモ
リ１０４に格納されているデータの値より小さいことを
意味する）を出力し続ける。すなわち、２つのデータの
大小関係が確定した後の比較における結果は、比較結果
信号には反映されない。

第２図は、第１図のマージ処理装置の処理状態の遷移を
示す図である。第２図において、２００〜２０５は処理
の状態、２０６は遷移の方向を示している。各状態は、
ＷサイクルとＲサイクルよりなる。

ここでは、２つのデータ部分集合は、昇順にソートされ
ており、それらを昇順にマージしたデータ集合とし、ま
た１単位バイトは１バイトとして説明する。

状態Ａ：（ａ）Ｗサイクルでは、データ入力端子１０１
よりソート済みデータ部分集合の１データを１バイト入
力し、メモリ１０３に格納する。

（ｂ）Ｒサイクルでは、何もしない。

１データを入力し終るまで状態Ａを繰り返し。

その後、状７１ＩＢに遷移する。

状態Ｂ；　（ａ）Ｗサイクルでは、データ入力端子１０
２より他方のソート済みデータ部分集合の１データを１
バイト入力し、メモリ１０４に格納する。

（ｂ）Ｒサイクルでは、メモリ１０３からデータの１バ
イトを読み出してレジスタ１０６に、メモリ１０４から
データの１バイトを読み出してレジスタ１０７に、それ
ぞれ同時に格納し、レジスタ１０６と１０７に格納され
ているデータの値を比較器１０８で比較して、比較結果
を制御回路１１０に通知する。

データの先頭１バイト目についてのみ、状態Ｂを処理す
る。データに残りのバイトがある場合には状態Ｃに、残
りのバイトが無い場合には状態りに遷移する。

状ｊｌｃ：（ａ）Ｗサイクルでは、データ入力端子１０
２より１バイト入力し、メモリ１０４に格納するととも
に、直前のサイクルの比較結果に基づいて小さい方のレ
ジスタに格納されているデータの値を出力する。また、
同じ値の時には、レジスタ１０６．１０７の任意の一方
のレジスタがら出力する。

（ｂ）Ｒサイクルでは、状態ＢのＲサイクルと同じで、
両メモリ１０３，１０４から読み出してレジスタに格納
した後、比較する。

データの最終バイトまで、状態Ｃを繰り返し。

その後、状態りに遷移する。

状態Ｄ：（ａ）Ｗサイクルでは、前データの比較結果の
小さいメモリに対応するデータ入力端子（１０１、また
は１０２）から１バイト入力し、対応するメモリ（１０
３，または１ｏ４）に格納するとともに、直前のサイク
ルの比較結果に基づいて、小さい方のレジスタに格納さ
れているデータの値を出力する。また、同じ値の時には
、レジスタ１０６．１０７の任意の一方のレジスタから
出力する。

（ｂ）Ｒサイクルでは、状態ＢのＲサイクルと同じであ
り、両メモリ１０３，１０４から読み出してレジスタに
格納した後、両値を比較する。

残り全てのデータについて、状態りを繰り返して、状態
Ｅに遷移する。

状態Ｅ：（ａ）Ｗサイクルでは、メモリへの格納はせず
、直前のサイクルの比較結果にもとづき、小さい方のレ
ジスタに格納されているデータの値を出力する。また、
同じ値の時には、レジスタ１０６．１０７の任意の一方
のレジスタから出力する。

（ｂ）Ｒサイ’））ＬｔでＬｔ、　メ−Ｔ−ＩＪ１０３
，１０４７＞１らデータの１バイト目をレジスタ１０６
，１０７に各々格納するが、比較は行わない。

最終データの直前の１データの最終バイトについて状１
ｒＩＡＥの処理を行い、状態Ｆに遷移する。

状態Ｆ：（ａ）Ｗサイクルでは、メモリへの格納はせず
、いずれか一方のメモリに残っている最終データのある
方のレジスタから出力する。

（ｂ）Ｒサイクルでは、いずれが一方のメモリに残って
いる最終データから１バイト読み出し、対応するレジス
タに格納する。ただし、比較は行わない。最終データの
最終バイトを出力し終るまで、状態Ｆを繰り返す、ただ
し、最終バイトのＲサイクルは何もしない状態である。

第３図（Ａ）（Ｂ）（Ｃ）は、第１図におけるマージ処
理装置の動作説明図であって、（ａ）〜（ｙ）の連続動
作を示す。図（ｃ）の４００はデータの流れ、図（ｂ＞
（ｈ）の４０１，４０２は比較結果を示す。

メモリ１０３，１０４に格納されている２つのデータの
比較結果は、「」がメモリ１０３に格納されているデー
タ値がメモリ１０４に格納されているデータの値よりも
大きいことを意味し、「△Ｊが小さいこと、「＝」が比
較時点までにおいて等しいことを、ｒＸＪは比較しない
ことを、それぞれ意味している。また、図（ａ）の（１
２）（１４）（２５）（３０）は入力するデータの値、
図（ｉ）（ｋ）（ｍ）（ｐ　）（ｒ　）（ｔ　）（ｖ　
）（ｘ　）における三角形内の数字１，２，３，４，５
．Ｏは出力するデータの１バイト分を示している。

第３図においては、データの長さが２バイトの場合を示
しているが、データの長さが任意の場合に適用すること
ができる。また、本実施例では、データの部分集合は、
データ値の小さい順にソート済みのものとし、２つのデ
ータかにバイト（この場合、Ｋ＝１．または２）まで同
じ値を持っている時、Ｋバイトまでの出力はレジスタ１
０６がら出力するということで説明する。さらに、第１
図のマージ処理装置１０に入力する最初のデータはデー
タ入力端子１０１からとするが、データ入力端子１０２
としても勿論差し支えはない。

以下、（ａ）〜（ｙ）の状態を時刻に従って説明する。

（ａ）（ｂ）は初期状態であって、メモリ１０３゜１０
４、Ｌ／ジスタ１０６，１０７．比較器１０８は、それ
ぞれクリアされている。以下、各状態ともＷはライト状
態、Ｒはリード状態を示している。

（ｃ）時刻ｔＩ　Ｒ（状態Ａ）では、データ入力端子１
０１からデータ部分集合の最初のデータの１バイト目の
データ値であるＩＩ　ｌ　１１を入力して、メモリ１０
３に格納する。（ｄ）時刻ｔ１−Ｒ（状態Ａ）では、何
もしない。（８）時刻ｔ２−ｗ（状態Ａ）では、（ｃ）
に引続いて、最初のデータの２バイト目のデータ値ＩＩ
　２　ＪＴをメモリ１０３に格納する。（ｆ）時刻ｔ２
−Ｒ（状態Ａ）では、何もしない。（ｇ）時刻ｔ３−Ｗ
（状態Ｂ）では、メモリ１０３に１データ分入力したの
で、次に、制御回路１１０（第３図では、図示省略する
）により制御をメモリ１０４の方に移し、データ入力端
子１０２からデータ部分集合の最初のデータの１バイト
目のデータ値゛１″′をメモリ１０４に格納する。（ｈ
）時刻ｔ３−Ｒ（状態Ｂ）では、メモリ１０３，１０４
からデータの各々先頭１バイト目をレジスタ１０６，１
０７に格納して、比較器１０８で比較する。比較結果は
「＝」であり、比較結果信号により制御回路１１０に通
知する。（ｉ）時刻ｔ４−Ｗ（状態Ｃ）では、（ｇ）に
引続いて、データ入力端子１０２から最初のデータの２
バイト目のデータイ直１１４７７をメモリ１０４に格納
する。直前のサイクル、すなわち時刻ｔ３−Ｒで比較結
果はｒ＝Ｊであるから、制御回路１１０の指示により、
マルチプレクサ１０９で選択し、レジスタ１０６からデ
ータ値１１１２ｇをデータ出力端子１１１に出力する。

（ｊ）時刻ｔ、、　−Ｒ（状態Ｃ）では、メモリ１０３
，１０４からデータの２バイト目をレジスタ１０６，１
０７に各々格納して、比較器１０８で比較する。比較結
果は「△」であり、比較結果信号により制御回路１１Ｏ
に通知する。（ｋ）時刻ｔ、−Ｗ（状態Ｄ）では、制御
回路１１０は比較結果信号により、レジスタ１０６から
データ出力端子１１１に出力すること、また次のデータ
入力は、データ入力端子１０１が空になったので、デー
タ入力端子１０１から行うことを指示する。従って、デ
ータ入力端子１０１から次のデータの１バイト目のデー
タ値ＩＩ　２７１をメモリ１０３に格納する。

また、時刻ｔ４−Ｒで、比較結果は「△」であるから、
制御回路１１０の指示により、マルチプレクサ１０９で
選択し、レジスタ１０６からデータ値゛′２′″をデー
タ出力端子１１１に出力する。

（α）時刻ｔ５−Ｒ（状態Ｄ）では、メモリ１０３゜１
０４からデータの１バイト目をレジスタ１０６゜１０７
に各々格納して、比較器１０８で比較する。

比較結果はｒＶＪであり、比較結果信号により制御回路
１１０に通知する。（ｍ）時刻ｔ６−Ｗ（状態Ｄ）では
、（ｋ）に引続き、データ入力端子１０１からデータの
２バイト目のデータ値“５″をメモリ１０３に格納する
。直前のサイクル、すなわち、時刻ｔ５−Ｒで、比較結
果はｒＶＪであるから。

制御回路１１０の指示によりマルチプレクサ１０９で選
択し、レジスタ１０７からデータ値ＬＬ　１１１をデー
タ出力端子１１１に出力する。

（ｎ）時刻ｔＢ−Ｒ（状態Ｄ）では、メモリ１０３゜１
０４からデータの２バイト目をレジスタ１０６゜１０７
に各々格納して、比較器１０８で比較する。

なお、比較結果は、前サイクルで確定しており（ｒｖＪ
）、比較結果信号により制御回路１１０に通知する。（
Ｐ）時刻ｔ７　Ｗ（状態Ｄ）では、データ入力端子１０
２が空になったので、データ入力端子１０２から次のデ
ータの１バイト目のデータ値＋１３　ｕをメモリ１０４
に格納する。また、直前のサイクル、時刻ｔｓ−Ｒの比
較結果はｒＶＪであるから、レジスタ１０７からデータ
値ＩＩ　４　ｎをデータ出力端子１１１に出力する。（
９）時刻ｔ７−Ｒ（状態Ｄ）では、メモリ１０３，１０
４からデータの１バイト目をレジスタ１０６．１０７に
各々格納して、比較器１０８で比較する。比較結果は「
△」であり、比較結果信号により制御回路１１０に通知
される。（１）時刻ｔＢ　−Ｗ（状態Ｄ）では、（ｐ）
に引続いて、データ入力端子１０２から次のデータの２
バイト目のデータ値ｕ　Ｏｎをメモリ１０４に格納する
。また、直前のサイクル、時刻ｔ７−Ｒの比較結果は「
△」であるから、レジスタ１０６からデータ値１１２７
７をデータ出力端子１１１に出力する。（ｓ）時刻ｔｓ
−Ｒ（状７１１Ｄ）では、メモリ１０３，１０４からデ
ータの２バイト目をレジスタ１０６，１０７に各々格納
して、比較器１０８で比較する。なお、比較結果は、前
サイクルで確定しており（△″）、比較結果信号により
、制御回路１１０に通知される。（１）時刻ｔＢ−Ｗ（
状態Ｅ）では、既に入力すべきデータは無いので、メモ
リ１０３．１０４への格納はしない。直前のサイクル、
時刻ｔ９−Ｒの比較結果は「Ａノであるから、レジスタ
１０６からデータ値ＩＩ　５　Ｉ＋をデータ出力端子１
１１に出力する。Ｃｕ）時刻ｔ、）　−Ｒ（状態Ｅ）で
は、メモ１月０３，１０４からデータの１バイト目をレ
ジスタ１０６，１０７に各々格納する（なお、レジスタ
１０６には、格納する必要はない）、そして、比較する
相手がないたり）比較はし、ない。（ｖ）時刻ｔ１（１
−Ｗ（状態Ｆ）では、メモリ１０３．１０４への格納は
しない。最終データは、レジスタ１０７に格納されてい
るので、レジスタ１０７からデータ値″゛３″をデータ
出力端子１１１に出力する。（ｗ）時刻ｔｌ（、−Ｒ（
状態Ｆ）では、最終データの格納されているメモリ１０
４からデータの２バイト目をレジスタ１０７に格納する
。ただし、比較は行わない。（ｘ）時刻ｔ、　１−Ｗ（
状態Ｆ）では、メモリ１０３，１０４への格納はしない
。（Ｖ）に引続いて最終データの２バイト目のデータ値
″０′″をデータ出力端子１１１に出力する。（ｙ）時
刻ｔ１１−Ｒ（状態Ｆ）では、何もしないでよい。

以上の処理手順によって、２つのソート済みデータ部分
集合をマージして、１つのソート済みデータ集合を作成
することができる。従って、ソート処理装置の許容限界
、すなわちデータ個数の制限を越すようなデータ集合を
ソートする場合に有効である。そして、パイプライン型
ソート処理装近のスピードを極力低下させずに、高速に
データ集合のソートを行うことができる。

〔発明の効果〕以上説明したように、本発明によれば、２つのソート済
みデータ集合部分から１つのソート済みデータ集合を作
成することができ、高速にデータ集合のソートすること
が可能であって、ソート処理装置のデータ個数の制限を
越えたデータ集合をソートするときに効果がある。さら
に、一旦メモリに蓄積したソート済みデータ部分集合を
リードしなければならないマージ処理装置に比べて、メ
モリアクセス機構が不要であって、その分だけハードウ
ェアの規模を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマージ処理装置の構成
図、第２図は第１図における処理状態の遷移を示す図、
第３図は第１図の詳細動作を示す図である。１０：マージ処理装置、１０１，１０１データ入力端子
、１０，３，１０４：メモリ、１０５−１．１０５−１
読出し／書込み回路、１０６゜１０７：レジスタ、１０
８：比較器、１０９；マルチプレグサ、１１０：制御回
路、１１１：データ出力端子。特許出願人口本電信電話株式会社第　　１　　図Ｏ〕日　　　　　　　　　　　　　　　　　　　　　　　　
　　へ−ｂ

Claims

【特許請求の範囲】

（１）入力するソート済みデータ部分集合の２組をマー
ジして、１つのソート済みデータ集合を作成するマージ
処理装置において、それぞれ入力された１データ分を格
納する１対のメモリと、該メモリから各々１単位バイト
だけ読み出したデータを一時格納する１対のレジスタと
、該レジスタのデータ値を比較する比較器と、該レジス
タのいずれか一方のデータを出力するマルチプレクサと
、該比較器の比較結果にもとづき該マルチプレクサを制
御するとともに、上記メモリの読み書きを制御する制御
回路とを有し、上記メモリのいずれか一方に対応するデ
ータ部分集合の１データの１単位バイトを格納するとと
もに、レジスタのいずれか一方に格納されているデータ
を出力するサイクルと、上記各メモリから１単位バイト
だけ読み出して対応するレジスタにそれぞれ格納し、該
レジスタのデータ値を比較し、比較結果を上記制御回路
に通知するサイクルを、交互に繰り返すことにより、上
記２つのデータ部分集合をマージすることを特徴とする
マージ処理装置。