JPS59138339A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59138339A
JPS59138339A JP58012522A JP1252283A JPS59138339A JP S59138339 A JPS59138339 A JP S59138339A JP 58012522 A JP58012522 A JP 58012522A JP 1252283 A JP1252283 A JP 1252283A JP S59138339 A JPS59138339 A JP S59138339A
Authority
JP
Japan
Prior art keywords
semiconductor element
resin
frame
sealing resin
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58012522A
Other languages
English (en)
Inventor
Takeyumi Abe
阿部 剛弓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58012522A priority Critical patent/JPS59138339A/ja
Publication of JPS59138339A publication Critical patent/JPS59138339A/ja
Priority to US07/052,224 priority patent/US4763407A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49121Beam lead frame or beam lead device
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置に関する。
〔発明の技術的背景〕
一般に、時計やλモリーデートに搭載される半導体装置
は、プリント配線基板やセラミック基板に直接半導体素
子を実装した構造を有している。このような基板に装着
された半導体素子は、素子及び素子と基板配線とを電気
的に接続する金やアルミニウム等の極細線からなるデン
ディング線を機械的に保護するためと、これらを水分か
ら保護するために、エポキシやシリコーン等の樹脂封止
体で封止されている。樹脂封止体による封止は、液状樹
脂を使用する方法、或は固形樹脂を加熱溶融させる方法
によシ行われている。而して、樹脂封止体による封止高
さや封止する体積を制御する必要があり、通常、第1図
(A)及び同図(B) K示す固形樹脂を使用する手段
が採られている。先ず、第1図(A)に示す如く、基板
配線となる導体部1を形成した基板20所定領域に所望
の半導体素子3を装着し、半導体素子3と導体部1間に
デンディング線4を架設したものを用意する。次いで、
半導体素子3及びデンディング線4の接続された導体部
1を収容する枠体5を基板2上に接着剤で固定する。こ
の枠体5内に所定の大きさの封止用樹脂体6を挿入し、
熱処理を施して第1図(B)に示す如く、半導体素子3
等を封止した樹脂封止体6′を枠体5内に形成して半導
体装置ヱを得る。
〔背景技術の問題点〕
前述の如く構成された半導体装置ヱけ、封止用樹脂体6
を枠体5内に挿入した際や、これを溶融して半導体素子
3等上に押し込んだ際に、大きな負荷をボンディング線
4に加え、ボンディング線4を切断したり、その取付け
を外したりする問題がある。封止用樹脂体6による負荷
を小さくするために、封止用樹脂体6を数個に細分する
と、細分工程及び細分したものを挿入する回数が増加し
て作業性を低下する。=!た、枠体5内に液状の封止用
樹脂を注入する手段では、注入操作の自動化が困難であ
ると共に、粘度管理を十分にしなければならない問題が
ある。
〔発明の目的〕
本発明は、高い信頼性を有し、かつ、製造工程の自動化
を容易にして歩留の向上を達成した半導体装置である。
〔発明の概要〕 本発明は、半導体素子を収容する枠体の内壁面に段部を
形成して、樹脂封止体の充填操作を極めて円滑に(−1
かつ、半導体素子等に加わる負荷を小さくして、信頼性
を向上すると共に、製造工程の自動化を容易にして歩留
の向上を達成した半導体装置であや。
〔発明の実施例〕
以下、本発明の実施例について図面を参照して説明する
第2図は、本発明の一実施例の断面図である。
図中10は、基板である。基板10の所定領域には、半
導体素子11と所定ノ9ターンの導体部12が形成され
ている。導体部12と半導体素子11間には、金やアル
ミニウム等の極細線力)らなるボンディング線13が架
設されている。
基板10上には、半導体素子11及びこれに?ンディン
グ線13を介して接続された導体部12を、収容するよ
うにして枠体14が接着されている。枠体14の内壁面
には、後述する封止用樹脂体15を支持するための段部
16が形成されている。枠体14内には、半導体素子1
1゜ボンディング線13.及び導体部12を封止する樹
脂封止体17が充填されている。
ここで、基板10は、プリント配線基板やセラミック基
板等で形成されている。枠体14の材質は、エポキシ樹
脂、 PPS (ポリフェニレンサルファイド)等で形
成されている。段部16は、第3図に示す如く、樹脂封
止体17となる封止用樹脂体15を支持するものである
。従って、段部16の支持面16aの幅(L’lは、封
止用樹脂体15を確実に支持できるように、封止用樹脂
体15の幅の5〜30%程度に設定しておくのが望まし
い。段部16は、封止用樹脂体15を支持する作用を備
えたものであれば如伺なる形状のものでも良い。例えば
第4図に示す如く・枠体14の内壁面に鍔形部を形成し
て段部16′としても良い。更に、この段部16の形成
位置は、第5図(勾に示す如く、枠体14の内壁面の全
周に亘っても良いし、同図(B)に示す如く、枠体14
の隅部を除いた内壁面としても良い。壕だ、同図(C)
に示す如く、対向する内壁面に1対の段部16clを形
成しても良いし、同図(D)に示す如く、枠体14の隅
部に略三角形状の支持面を形成した段部16e1或は、
同図(E)に示す如く、枠体14の隅部に略四角形状の
支持面形成した段部161としても良い。また、封止用
樹脂体15を溶融して樹脂制止体17を形成する方法と
しては、第6図に示す如く、枠体14の段部16に封止
用樹脂体15を載置し、その上方カラ例えばホットガス
ノズル18にて封止用樹脂体15に均一に熱風を吹き付
けることにより行う。或は、段部16に封止用樹脂体1
5を載置した状態でこれを加熱オーブン中に設置して樹
脂封止体17を形成する。封止用樹脂体15としては、
例えばエポキシ樹脂やシリコーン樹脂を使用するのが望
ましい。
このように構成された半導体装置2o、20’によれば
、段部16に封止用樹脂体15を載置した状態から、熱
処理によって樹脂封正体17を形成できるので、半導体
素子1ノ、ポンディング線13等に溶融状態の封止用樹
脂体15の押圧力を徐々に加わるようにできる。このた
め、ボンディング線13の断線や外れ、半導体素子1ノ
の破壊を防いで信頼性を向上させることができる。また
、封止用樹脂体15は、一旦、段部16で支持された状
態で保持されるので、段部16に封止用樹脂体15を載
置(またものを予め多数個用意し、必畳な時に順次各々
の封止用樹脂体15の溶融処理を施すことができるので
、作業性を向上させることができる。更に、段部J6へ
の封止用樹脂体15の載置操作は、極めて簡単であり半
導体装置口、互lの製造工程の自動化に寄与することが
できる。これらの結果、歩留の向上を達成することがで
きる。
〔発明の効果〕
以上説明した如く、本発明に係る半導体装置によれば、
高い信頼性を有すると共に、製造工程の自動化を容易に
して歩留を向上させることができる等顕著な効果を有す
るものである。
【図面の簡単な説明】
第1図(A)は、従来の半導体装置の封止用樹脂体を溶
融する状態を示す説明図、同図(B)は、同従来の半導
体装置の断面図、第2図は、本発明の一実施例の断面図
、第3図は、同実施例の半導体装置を構成する封止用樹
脂体を溶融する状態を示す説明図、第4図は、同実施例
のものと異なる段部に封止用樹脂体を載置した状態を示
す断面図、第5図(A)乃至同図(E)は、段部の他の
例を示す説明図、第6図は、ホットガスノズルを用いて
封止用樹脂体を溶融している状態を示す説明図である。 10・・・基板、11・・・半導体素子、12・・・導
体部、13・・・ボンディング線、14・・・枠体、1
5・・・封止用樹脂体、16′・・・段部、16a・・
・支持面、16.16b、16c、16d、16e・・
・段部、17・・・樹脂封止体、18・・・ホットガス
ノズル、U、p′・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦ジー1図 (A) 矛2図 矛4図 >6図

Claims (1)

    【特許請求の範囲】
  1. 基板に装着された半導体素子と、該半導体素子と前記基
    板上の導体部間に架設されたボンディング線と、該ポン
    ディング線、前記導体部及び前記半導体素子を収容して
    前記基板上に立設され、かつ、その内壁面に段部を有す
    る枠体と、前記半導体素子、前記デンディング線、前記
    導体部を封止するように該枠体内に充填された樹脂封止
    体とを具備することを特徴とする半導体装置。
JP58012522A 1983-01-28 1983-01-28 半導体装置 Pending JPS59138339A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58012522A JPS59138339A (ja) 1983-01-28 1983-01-28 半導体装置
US07/052,224 US4763407A (en) 1983-01-28 1987-05-21 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58012522A JPS59138339A (ja) 1983-01-28 1983-01-28 半導体装置

Publications (1)

Publication Number Publication Date
JPS59138339A true JPS59138339A (ja) 1984-08-08

Family

ID=11807665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58012522A Pending JPS59138339A (ja) 1983-01-28 1983-01-28 半導体装置

Country Status (2)

Country Link
US (1) US4763407A (ja)
JP (1) JPS59138339A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634256U (ja) * 1992-10-12 1994-05-06 株式会社三社電機製作所 半導体モジュール

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814943A (en) * 1986-06-04 1989-03-21 Oki Electric Industry Co., Ltd. Printed circuit devices using thermoplastic resin cover plate
US5253010A (en) * 1988-05-13 1993-10-12 Minolta Camera Kabushiki Kaisha Printed circuit board
US5072284A (en) * 1988-11-25 1991-12-10 Fuji Photo Film Co., Ltd. Solid state image pickup device
US5101550A (en) * 1989-02-10 1992-04-07 Honeywell Inc. Removable drop-through die bond frame
US5036584A (en) * 1989-06-13 1991-08-06 Texas Instruments Incorporated Method of manufacture of copper cored enclosures for hybrid circuits
US5001829A (en) * 1990-01-02 1991-03-26 General Electric Company Method for connecting a leadless chip carrier to a substrate
JPH04259520A (ja) * 1991-02-13 1992-09-16 Nippon Steel Corp 樹脂成形金型及びフレキシブルテープ
US5151559A (en) * 1991-05-02 1992-09-29 International Business Machines Corporation Planarized thin film surface covered wire bonded semiconductor package
US5586388A (en) * 1991-05-31 1996-12-24 Nippondenso Co., Ltd. Method for producing multi-board electronic device
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US20050062492A1 (en) * 2001-08-03 2005-03-24 Beaman Brian Samuel High density integrated circuit apparatus, test probe and methods of use thereof
US5465481A (en) * 1993-10-04 1995-11-14 Motorola, Inc. Method for fabricating a semiconductor package
TW272311B (ja) * 1994-01-12 1996-03-11 At & T Corp
US6081028A (en) * 1994-03-29 2000-06-27 Sun Microsystems, Inc. Thermal management enhancements for cavity packages
US5894167A (en) * 1996-05-08 1999-04-13 Micron Technology, Inc. Encapsulant dam standoff for shell-enclosed die assemblies
US6779260B1 (en) * 2003-03-28 2004-08-24 Delphi Technologies, Inc. Overmolded electronic package including circuit-carrying substrate
JP4395472B2 (ja) * 2005-11-08 2010-01-06 信越化学工業株式会社 金メッキプリント基板上に装着された半導体素子の封止方法
JP2011176112A (ja) * 2010-02-24 2011-09-08 Renesas Electronics Corp 半導体集積回路及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3622419A (en) * 1969-10-08 1971-11-23 Motorola Inc Method of packaging an optoelectrical device
US3706840A (en) * 1971-05-10 1972-12-19 Intersil Inc Semiconductor device packaging
US4218701A (en) * 1978-07-24 1980-08-19 Citizen Watch Co., Ltd. Package for an integrated circuit having a container with support bars
FR2439478A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
JPS5633861A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Semiconductor device
US4483067A (en) * 1981-09-11 1984-11-20 U.S. Philips Corporation Method of manufacturing an identification card and an identification manufactured, for example, by this method
JPS5979417A (ja) * 1982-10-28 1984-05-08 Sony Corp 磁気ヘツド装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634256U (ja) * 1992-10-12 1994-05-06 株式会社三社電機製作所 半導体モジュール

Also Published As

Publication number Publication date
US4763407A (en) 1988-08-16

Similar Documents

Publication Publication Date Title
JPS59138339A (ja) 半導体装置
US3706840A (en) Semiconductor device packaging
US5834835A (en) Semiconductor device having an improved structure for storing a semiconductor chip
JPH041503B2 (ja)
JPH05299530A (ja) 樹脂封止半導体装置及びその製造方法
US7129587B2 (en) Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
US5917246A (en) Semiconductor package with pocket for sealing material
JPH10242385A (ja) 電力用混合集積回路装置
JP2003243598A (ja) 半導体装置及びその半導体装置の製造方法
JP2759023B2 (ja) 半導体装置、その製造方法およびその製造に使用されるケースユニット
JPH10335523A (ja) 半導体装置
JPH118334A (ja) ボールグリッドアレイパッケージの中間体及び製造方法
JPS5837694B2 (ja) 半導体装置
JPH0493052A (ja) 半導体集積回路装置
JPH06151700A (ja) インテリジェントトランジスタモジュール
JPH04179152A (ja) 集積回路装置
KR20030070423A (ko) 반도체패키지의 봉지 방법
KR100431315B1 (ko) 반도체패키지및그제조방법
JPH0138918Y2 (ja)
JPH06334289A (ja) 混成集積回路装置
JPH04146659A (ja) 半導体装置およびその製造方法
JPH05206183A (ja) 半導体装置の製造方法
JPS6333851A (ja) Icパツケ−ジ
JPS6094745A (ja) プリント配線板
JPS60148151A (ja) 半導体装置