JPH10335523A - 半導体装置 - Google Patents
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Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
填量を減らして樹脂の溢れ出しを防ぎつつ、異極端子間
で必要な絶縁を確保できるよう改良する。 【解決手段】IGBT素子1、セラミックス基板2、金
属ベース3、外囲樹脂ケース4、エミッタ,コレクタ,
ゲートの各端子フレーム5,6,7、および樹脂ケース
内に充填したシリコーンゲル9とで構成したIGBTモ
ジュールにおいて、エミッタ,コレクタの端子フレーム
を上下に相対位置をずらして樹脂ケース内に布設し、各
端子フレームから立ち上がるエミッタ,コレクタの主端
子片5b,6bを外囲樹脂ケースの上面に引き出すとと
もに、上位側に布設したエミッタ端子フレームに対して
は、その主端子片の立ち上がり基部を含む周域を外囲樹
脂ケースと同材の成形樹脂10で封止してシリコーンゲ
ルの上方に露呈させ、下位側のコレクタ端子フレームを
シリコーンゲルに埋没させて封止する。
Description
ated Gate Bipolar Transister) モジュールなどを実施
対象とした半導体装置、詳しくはその組立構造に関す
る。
象に、従来における半導体装置の組立構造を図2に示
す。図において、1はIGBTのチップ素子、2はチッ
プ素子をマウントしたセラミックス基板、3はセラミッ
クス基板2を搭載した放熱用の金属ベース、4は端子ケ
ースを兼ねた外囲樹脂ケース、4aは外囲樹脂ケース4
の上蓋、5は外部導出端子用のエミッタ端子フレーム、
6はコレクタ端子フレーム、7はゲート端子フレーム、
8はIGBT素子1とセラミックス基板2の導体パター
ン2aとの間を接続するボンディングワイヤ、9は外囲
樹脂ケース4に充填したシリコーンゲル(ゲル状封止樹
脂)である。なお、図中でEはエミッタ,Cはコレク
タ,Gはゲートの各端子記号を表す。
はセラミックス基板2の上方に引き回して外囲樹脂ケー
ス4の内方に布設されており、その脚片5a,6a,7
aをセラミックス基板2に形成したエミッタ,コレク
タ,ゲートに対応する導体パターン2aにはんだ付けし
ている。また、エミッタ端子フレーム5,コレクタ端子
フレーム6には主回路端子として上方に起立したエミッ
タ主端子片5b,コレクタ主端子片6bを溶接接合し、
上蓋4aを貫通して外囲樹脂ケース4の上面側に引出し
ている。そして、外囲樹脂ケース4を金属ベース3に接
着した後の組立状態で、外囲樹脂ケース内に液状のシリ
コーンを注入した後に上蓋4aを被せ、次いで加熱処理
工程に移してシリコーンをゲル化してチップ素子1,お
よび各端子フレーム5,6,7を樹脂封止し、必要な絶
縁を確保するようにしている。
かれているが、実際のIGBTモジュールでは、金属ベ
ース3の上にIGBTチップ素子1を複数個ずつマウン
トした複数枚のセラミックス基板2を並置搭載し、各セ
ラミックス基板2の間にまたがる端子フレーム5,6,
7を介して各チップ素子1を並列接続するなどして大容
量のIGBTモジュールを構成している。
では、主回路の外部導出端子であるエミッタ端子フレー
ム5,コレクタ端子フレーム6が外囲樹脂ケース4内の
限られたスペース内に接近して布設されており、かつそ
の端子フレームから立ち上がる主端子片5b,6bを左
右に並べてケースの上面に引出してある。したがって、
外囲樹脂ケース4にシリコーンゲル9を充填して異極端
子間の必要な絶縁耐圧を確保するためには、シリコーン
ゲル9の充填量を各端子フレーム5,6が全てシリコー
ンゲル9の中に埋没するように設定する必要がある。
きるだけ薄形化するために、外囲樹脂ケース4の高さ寸
法をその内方に布設した端子フレームの配線高さに合わ
せて殆ど同じ高さに設計したものでは、図示のように外
囲樹脂ケース4に注入したシリコーンゲル9の充填レベ
ルH2 と外囲樹脂ケース4の上面高さとが殆ど同じにな
る。
樹脂ケース内に液状のシリコーンを注入する際、あるい
は樹脂を注入したモジュール組立体をコンベヤなどに載
せて次のゲル化工程に移送する際に加わる僅かな振動,
衝撃などで液状のシリコーンが外囲樹脂ケース4から溢
れ出し、パッケージの外表面に付着するなどして製品の
外観不良を引き起こすことが多く発生し、このことが製
品の歩留りを低下させる原因の一つになっている。
あり、外囲樹脂ケースに充填するゲル状封止樹脂の充填
量を減らして組立工程での封止樹脂の溢れ出しを防ぎつ
つ、異極端子フレーム相互間の絶縁を確保できるように
その組立構造を改良した半導体装置を提供することを目
的とする。
に、この発明によれば、絶縁基板の導体パターンにマウ
ントした半導体素子と、絶縁基板を搭載した放熱用金属
ベースと、金属ベースに組合せた端子ケース兼用の上蓋
付き外囲樹脂ケースと、外囲樹脂ケースの内方に布設し
てその脚部を絶縁基板の導体パターンにはんだ接合した
半導体素子の各電極に対応する外部導出端子用の端子フ
レームとからなり、前記各端子フレームから立ち上がる
主端子片を外囲樹脂ケースの上面側に並べて引き出すと
ともに、外囲樹脂ケース内にゲル状封止樹脂を充填した
半導体装置において、異極の主回路端子フレームを上下
に相対位置をずらして外囲樹脂ケースの内方に布設する
とともに、上位側に布設した端子フレームに対しては、
少なくとも主端子片の立ち上がり基部を含む周域を外囲
樹脂ケースと同材で封止し、下位側に布設した端子フレ
ームを外囲樹脂ケース内に注入したゲル状封止樹脂で封
止するものとし、そのゲル状封止樹脂の充填量は、具体
的に下位側に布設した端子フレームがゲル状樹脂の中に
埋没し、上位側に布設した端子フレームがゲル状封止樹
脂の上に露呈するようなレベルに定めるものとする。
子フレーム相互間,および各端子フレームから引出した
主端子片基部の相互間における必要な絶縁は、上位の端
子フレームを封止した外囲樹脂ケースと同材の成形樹
脂,および下位の端子フレームを封止した樹脂ケース内
に充填したゲル状封止樹脂により確保される。しかも、
外囲樹脂ケース内に注入するゲル状封止樹脂の充填量
は、外囲樹脂ケースが満杯になるまで注入する必要はな
く、下位側に布設した端子フレームの高さレベルに合わ
せて該端子フレームが埋没するような低いレベルに設定
すればよい。したがって、組立工程の途上で液状の封止
樹脂を外囲樹脂ケースに注入した封止樹脂がケースから
溢れ出るのを確実に回避できる。
イポーラトランジスタ(IGBT)のモジュールである
場合には、外囲樹脂ケース内にインサート成形したエミ
ッタ端子フレーム,コレクタ端子フレーム,およびゲー
ト端子フレームのうち、エミッタ端子フレームとコレク
タ端子フレームを上下に相対位置をずらして樹脂ケース
の内方に布設した上で、各端子フレームから上方に立ち
上がるエミッタ主端子片,コレクタ主端子片をケース蓋
を貫通して外囲樹脂ケースの上面に引き出すとともに、
上側に敷設した端子フレームに対しては、その主端子片
の立ち上がり基部を含む周域を外囲樹脂ケースと同材で
封止し、下部側の端子フレームを外囲樹脂ケース内に注
入したシリコーンゲルで封止して組み立てるものとす
る。
示実施例に基づいて説明する。なお、実施例の図中で、
図2と同一部材には同じ符号が付してある。まず、図1
はIGBTモジュールを対象としたこの発明の基本的な
実施例の構成図であり、図2の従来構成と異なる点は、
外囲樹脂ケース4の内方で上下に高さ位置を相対的にず
らして布設したエミッタ端子フレーム5,コレクタ端子
フレーム6のうち、上位側に布設したエミッタ端子フレ
ーム5に対して、その主端子片5bの立ち上がり基部を
含めた周域を外囲樹脂ケース4と同材な成形樹脂10で
封止するとともに、外囲樹脂ケース4に充填したシリコ
ーンゲル9の充填レベルH1 を、下位側に布設したコレ
クタ端子フレーム6がシリコーンゲル9の中に埋没し、
上位側に布設したエミッタ端子フレーム5がシリコーン
ゲル9の上方に露呈するようなレベルに設定されてい
る。
充填レベルH1 は図2に示した充填レベルH2 に比べて
低くなり、外囲樹脂ケース4の満杯レベルよりも低レベ
ルである。したがって、組立工程で外囲樹脂ケース内に
注入した液状のシリコーンがケースから溢れ出てケース
の外面に付着するのを回避できる。しかも、シリコーン
ゲル9の上方に露呈しているエミッタ端子フレーム5に
対しては、該端子フレームから立ち上がるエミッタ主端
子片5bの基部周域が成形樹脂10で封止されているの
で、シリコーンゲル9の中に没入しているコレクタ端子
フレーム6との間、およびエミッタ端子フレーム5に接
近してコレクタ端子フレーム6から上方に引出したコレ
クタ主端子片6bとの間の異極間に必要な絶縁耐圧が確
保される。
に接続して構成したIGBTモジュールを例に、その具
体的な組立構造を図3ないし図6に示す。なお、図3〜
図6の図中に付した各符号は図1における各部材の符号
に対応している。まず、図3において、金属ベース3に
は4枚のセラミックス基板2が並置搭載されており、各
枚のセラミックス基板2ごとに3個のIGBTチップ素
子1,および各IGBTチップ素子1に並列接続したダ
イオードのチップ素子11が導体パターン2aの上にマ
ウントされている。また、周知のように導体パターン2
aはエミッタE,コレクタC,ゲートGに対応したパタ
ーンに区分されており、各パターンにはエミッタ,コレ
クタ,ゲートの各端子フレームを接続するはんだ付けラ
ンド2E,2C,2Gが形成されている。
端子フレーム5,6,7を組み込んだ端子ケース兼用の
外囲樹脂ケース4を図3の回路組立体に固着した組立状
態の平面図を示している。次に、各端子フレーム5,
6,7を組み込んだ外囲樹脂ケース4の詳細構造を図5
(a) 〜(c) 、および図6(a) 〜(c) に示す。ここで、エ
ミッタ端子フレーム5,コレクタ端子フレーム6は銅板
を打ち抜いて図6(b),(c) で示すように曲げ加工し、さ
らに別部品のエミッタ主端子片5b,コレクタ主端子片
6bを溶接接合して作られたものである。また、エミッ
タ,コレクタの補助端子片5c,6cはそれぞれエミッ
タ端子フレーム5,コレクタ端子フレーム6の端部に引
出し形成されている。なお、図示してないが、ゲート端
子フレーム7についても同様に銅板を打ち抜いて作製
し、そのフレームにセラミックス基板2とはんだ接合す
る脚片7a,および外部に導出する端子片7bが折り曲
げ形成されている。
4に組み込むには、端子フレーム5,6,7をそれぞれ
所定の位置に位置決めして外囲樹脂ケース4の成形金型
にセットし、金型に成形樹脂を注入して一体にインサー
ト成形するとともに、このモールド成形時にエミッタ主
端子片5bの立ち上がり基部を含むエミッタ端子フレー
ム5の周りを図6(a) で示すように成形樹脂10で封止
する。なお、図5で示すように、エミッタ端子フレーム
5,コレクタ端子フレーム6の端部は外囲樹脂ケース4
の内方に突き出した左右のU字形アーム部4b,および
膨出部4cに支持され、ゲート端子フレーム7は外囲樹
脂ケース4の内周面に沿ってその周壁の中に埋設されて
いる。
ように金属ベース3の周縁に重ね合わせて接着し、さら
に各端子フレーム5,6,7から下方に延びた脚片5
a,6a,7aとセラミックス基板2の導体パターン2
aとの間ははんだ付けした後、外囲樹脂ケース4の中に
シリコーンゲルを注入する。この場合に、図1で述べた
ようにシリコーンゲル9の充填量は、コレクタ端子フレ
ーム6がシリコーンゲルの層内に埋没し、エミッタ端子
フレーム5がシリコーンゲル9の上に露呈するような充
填レベルH1 に設定する。そして、シリコーンゲルの充
填後に外囲樹脂ケース4に上蓋4aを被せ、エミッタ,
コレクタの各主端子片5b,6bを曲げ加工して製品が
完成する。
れば、絶縁基板の導体パターンにマウントした半導体素
子と、絶縁基板を搭載した放熱用金属ベースと、金属ベ
ースに組合せた端子ケース兼用の上蓋付き外囲樹脂ケー
スと、外囲樹脂ケースの内方に布設してその脚部を絶縁
基板の導体パターンにはんだ接合した半導体素子の各電
極に対応する外部導出端子用の端子フレームとからな
り、前記各端子フレームから立ち上がる主端子片を外囲
樹脂ケースの上面側に並べて引き出すとともに、外囲樹
脂ケース内にゲル状封止樹脂を充填した半導体装置にお
いて、異極の主回路端子フレームを上下に位置をずらし
て外囲樹脂ケースの内方に布設するとともに、上位側に
布設した端子フレームに対しては、少なくとも主端子片
の立ち上がり基部を含む周域を外囲樹脂ケースと同材で
封止し、下位側に布設した端子フレームを外囲樹脂ケー
ス内に注入したゲル状封止樹脂で封止するものとし、そ
のゲル状封止樹脂の充填量は、具体的に下位側に布設し
た端子フレームがゲル状樹脂の中に埋没し、上位側に布
設した端子フレームがゲル状封止樹脂の上に露呈するよ
うなレベルに定めたことにより、 (1) 上下に並ぶ異極の端子フレーム相互間,および各端
子フレームから引出した主端子片基部の相互間に必要な
絶縁耐圧が、上位の端子フレームを封止した外囲樹脂ケ
ースと同材の成形樹脂,および下位の端子フレームを封
止した樹脂ケース内に充填したゲル状封止樹脂により確
保される。
ゲル状封止樹脂の充填量は、外囲樹脂ケースが満杯にな
るまで注入する必要はなく、下位側に布設した端子フレ
ームの高さレベルに合わせて該端子フレームが埋没する
ような低いレベルに設定すればよいので、組立工程の途
上で液状の封止樹脂を外囲樹脂ケースに注入した封止樹
脂がケースから溢れ出るのを確実に回避できる。
保しつつ、ゲル状封止樹脂を外囲樹脂ケース内に充填す
る工程では、従来のように封止樹脂が外囲樹脂ケースか
ら溢れ出てケース外面に付着するといった外観不良を回
避して製品の歩留りを向上できる。
造を略示的に表した断面図
表す断面図
上に複数枚のセラミックス基板を搭載した組立状態を表
す平面図
外囲樹脂ケースを固着した組立状態を表す平面図
り、(a) は平面図、(b),(c) はそれぞれ(a) 図の矢視X
−X,Y−Y断面図
(a) はエミッタ端子フレームから引出したエミッタ主端
子片周辺部分の斜視図、(b),(c) はそれぞれエミッタ端
子フレーム, コレクタ端子フレームの平面図
Claims (3)
- 【請求項1】絶縁基板の導体パターンにマウントした半
導体素子と、絶縁基板を搭載した放熱用金属ベースと、
金属ベースに組合せた端子ケース兼用の上蓋付き外囲樹
脂ケースと、外囲樹脂ケースの内方に布設してその脚部
を絶縁基板の導体パターンにはんだ接合した半導体素子
の各電極に対応する外部導出端子用の端子フレームとか
らなり、前記各端子フレームから立ち上がる主端子片を
外囲樹脂ケースの上面側に並べて引き出すとともに、外
囲樹脂ケース内にゲル状封止樹脂を充填した半導体装置
において、異極の主回路端子フレームを上下に相対位置
をずらして外囲樹脂ケースの内方に布設するとともに、
上位側に布設した端子フレームに対しては、少なくとも
主端子片の立ち上がり基部を含む周域を外囲樹脂ケース
と同材で封止し、下位側に布設した端子フレームを外囲
樹脂ケース内に注入したゲル状封止樹脂で封止したこと
を特徴とする半導体装置。 - 【請求項2】請求項1記載の半導体装置において、外囲
樹脂ケース内に注入するゲル状樹脂の充填レベルを、下
位側に布設した端子フレームがゲル状樹脂の中に埋没
し、上位側に布設した端子フレームがゲル状樹脂の上に
露呈するようなレベルに定めたことを特徴とする半導体
装置。 - 【請求項3】請求項1,または2記載の半導体装置にお
いて、半導体素子が絶縁ゲート型バイポーラトランジス
タ(IGBT)であり、外囲樹脂ケース内にインサート
成形したエミッタ端子フレーム,コレクタ端子フレー
ム,およびゲート端子フレームのうち、エミッタ端子フ
レームとコレクタ端子フレームを上下に位置をずらして
樹脂ケースの内方に布設した上で、各端子フレームから
上方に立ち上がるミッタ主端子片,コレクタ主端子片を
ケース蓋を貫通して外囲樹脂ケースの上面に引き出すと
ともに、上位側に敷設した端子フレームに対しては、そ
の主端子片の立ち上がり基部を含む周域を外囲樹脂ケー
スと同材で封止し、下位側の端子フレームを外囲樹脂ケ
ース内に注入したシリコーンゲルで封止したことを特徴
とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09139600A JP3132651B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置 |
US09/082,480 US6011302A (en) | 1997-05-29 | 1998-05-21 | Semiconductor device with reduced amount of sealing resin |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09139600A JP3132651B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335523A true JPH10335523A (ja) | 1998-12-18 |
JP3132651B2 JP3132651B2 (ja) | 2001-02-05 |
Family
ID=15249054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09139600A Expired - Fee Related JP3132651B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3132651B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205058A (ja) * | 2007-02-19 | 2008-09-04 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2008210942A (ja) * | 2007-02-26 | 2008-09-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
WO2011115081A1 (ja) * | 2010-03-16 | 2011-09-22 | 富士電機システムズ株式会社 | 半導体装置 |
JP2015026724A (ja) * | 2013-07-26 | 2015-02-05 | 住友電気工業株式会社 | 半導体モジュール |
CN112510000A (zh) * | 2020-11-17 | 2021-03-16 | 扬州国扬电子有限公司 | 一种驱动回路低寄生电感的功率模块 |
-
1997
- 1997-05-29 JP JP09139600A patent/JP3132651B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205058A (ja) * | 2007-02-19 | 2008-09-04 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2008210942A (ja) * | 2007-02-26 | 2008-09-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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