JPS59125422A - 二重化一重化バス接続方式 - Google Patents
二重化一重化バス接続方式Info
- Publication number
- JPS59125422A JPS59125422A JP57233811A JP23381182A JPS59125422A JP S59125422 A JPS59125422 A JP S59125422A JP 57233811 A JP57233811 A JP 57233811A JP 23381182 A JP23381182 A JP 23381182A JP S59125422 A JPS59125422 A JP S59125422A
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- JP
- Japan
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- bus
- input
- gate circuit
- output device
- duplex
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、プロセッサ及び入出力装置を二重化して現用
予備構成とした二重化部の二重化ハスと、−重化の入出
力装置を接続した一重化バスとを双方向ゲート回路を介
して接続する二重化−重化バス接続方式に関するもので
ある。
予備構成とした二重化部の二重化ハスと、−重化の入出
力装置を接続した一重化バスとを双方向ゲート回路を介
して接続する二重化−重化バス接続方式に関するもので
ある。
従来技術と問題点
プロセッサ及び入出力装置とからなるシステムに於て、
信頼性と経済性とを向上させる為に、二重化部と一重化
部とから構成する方式が知られている。この場合、−重
化部の入出力装置と二重化部のバスとの接続に於て、二
重化バス、に−重化部の入出力装置を交差接続して、現
用系と予備系との両系との間でデータを転送できるよう
にする方式ト、二重化バスの一方のバスと他方のバスと
にそれぞれ別個に入出力装置を接続する方式とがある。
信頼性と経済性とを向上させる為に、二重化部と一重化
部とから構成する方式が知られている。この場合、−重
化部の入出力装置と二重化部のバスとの接続に於て、二
重化バス、に−重化部の入出力装置を交差接続して、現
用系と予備系との両系との間でデータを転送できるよう
にする方式ト、二重化バスの一方のバスと他方のバスと
にそれぞれ別個に入出力装置を接続する方式とがある。
前者の方式は、−重化部の入出力装置を何れの系からも
アクメスすることができるが、実際には、電源供給等の
点で複雑な構成となる欠点があり、且つ一重化部の入出
力装置には現用系と予備系とに対する選択ゲート回路を
必要とすることになる。又後者の方式は、前者の方式に
比較して構成が簡単になるが、−重化部の入出力装置を
両系からアクセスすることができないので、信頼性の向
上には余り寄与しないことになる。
アクメスすることができるが、実際には、電源供給等の
点で複雑な構成となる欠点があり、且つ一重化部の入出
力装置には現用系と予備系とに対する選択ゲート回路を
必要とすることになる。又後者の方式は、前者の方式に
比較して構成が簡単になるが、−重化部の入出力装置を
両系からアクセスすることができないので、信頼性の向
上には余り寄与しないことになる。
第１図は従来の二重化部と一重化部とからなるシステム
の一例のブロック図であり、ｃｃｏ、ｃＣｌはプロセッ
サ、ＢＯ，Ｂｌはバス、ｐｗｏ。
の一例のブロック図であり、ｃｃｏ、ｃＣｌはプロセッ
サ、ＢＯ，Ｂｌはバス、ｐｗｏ。
ｐｗｉは電源回路、Ｉ ／ Ｏ−００〜Ｉ ／ Ｏ−Ｏ
ｎ、ｌ１Ｏ−１０〜ｌ１Ｏ−Ｉｎは二重化部の入出力装
置、ＢＡＰｏ ０−ＢＡＰＯｎ、ＢＡＰ １０〜ＢＡＰ
１ ｎはアダプタ、Ｉ ／ Ｏａ Ｏ〜Ｉ ／ Ｏａ
ｎは一重化部の入出力装置、ＳＥＬはセレクタである
。二重化部の入出力装置ｌ１Ｏ−００〜ｌ１Ｏ−Ｏｎ、
ｌ１Ｏ−１０〜ｌ１Ｏ−Ｉｎは、それぞれ二重化バスＢ
Ｏ，Ｂ１にそれぞれ接続されて優おり、又−重化部の入
出力装置は、アダプタＢＡＰ ００−ＢＡＰ Ｏｎ、
ＢＡＰ １０〜ＢＡＰ １ ｎを介して接続されている
。これらの−重化部の入出力装置の電源は、二重化部の
電源と別個に構成するか、又は二重化部の電源回路ＰＷ
Ｏ，ＰＷＩから共通的に供給されるように構成される。
ｎ、ｌ１Ｏ−１０〜ｌ１Ｏ−Ｉｎは二重化部の入出力装
置、ＢＡＰｏ ０−ＢＡＰＯｎ、ＢＡＰ １０〜ＢＡＰ
１ ｎはアダプタ、Ｉ ／ Ｏａ Ｏ〜Ｉ ／ Ｏａ
ｎは一重化部の入出力装置、ＳＥＬはセレクタである
。二重化部の入出力装置ｌ１Ｏ−００〜ｌ１Ｏ−Ｏｎ、
ｌ１Ｏ−１０〜ｌ１Ｏ−Ｉｎは、それぞれ二重化バスＢ
Ｏ，Ｂ１にそれぞれ接続されて優おり、又−重化部の入
出力装置は、アダプタＢＡＰ ００−ＢＡＰ Ｏｎ、
ＢＡＰ １０〜ＢＡＰ １ ｎを介して接続されている
。これらの−重化部の入出力装置の電源は、二重化部の
電源と別個に構成するか、又は二重化部の電源回路ＰＷ
Ｏ，ＰＷＩから共通的に供給されるように構成される。
第２図は二重イ内りの入出力装置Ｉ１０と一重化部すも
のであり、二重化部の入出力装置Ｉ１０は、セレクタＢ
ＳＥＬを介してバスＢＯ，Ｂｌと接続され、二重化構成
のプロセッサＣＣＯ，ＣＣ４の現用側のプロセッサから
信号線ｓｏ、ｓｉにより、現用予備切換信号がセレクタ
ＢＳＥＬに加えらるので、二重化部の入出力装置Ｉ１０
は、現用側のバスに接続される。又−重化部の入出力装
置Ｉ ／ Ｏａは、アダプタＢＡＰ００． ＢＡＰ
１０を介して信号線Ｓａｄ、ＳａｌによりセレクタＳＥ
Ｌに現用予備切換信号が加えられるので、入出力装置」
１０ａは現用側のバスに接続されることになる。
のであり、二重化部の入出力装置Ｉ１０は、セレクタＢ
ＳＥＬを介してバスＢＯ，Ｂｌと接続され、二重化構成
のプロセッサＣＣＯ，ＣＣ４の現用側のプロセッサから
信号線ｓｏ、ｓｉにより、現用予備切換信号がセレクタ
ＢＳＥＬに加えらるので、二重化部の入出力装置Ｉ１０
は、現用側のバスに接続される。又−重化部の入出力装
置Ｉ ／ Ｏａは、アダプタＢＡＰ００． ＢＡＰ
１０を介して信号線Ｓａｄ、ＳａｌによりセレクタＳＥ
Ｌに現用予備切換信号が加えられるので、入出力装置」
１０ａは現用側のバスに接続されることになる。
前述のように、二重化構成とする必要性の少ない例えば
保守用のタイプライタ装置等の入出力装置を一重化構成
とし、現用予備の両系がら一重化部の入出力装置をアク
セス可能とする場合、構成が非常に複雑となるものであ
った。
保守用のタイプライタ装置等の入出力装置を一重化構成
とし、現用予備の両系がら一重化部の入出力装置をアク
セス可能とする場合、構成が非常に複雑となるものであ
った。
発明の目的
本発明は、現用予備構成の二重化部の二重化バスと、−
重化部の一重化ハスとを簡単な構成で接続し、−重化部
の入出力装置を現用予備の両系から容易にアクセス可能
とすることを目的とするものである。以下実施例につい
て詳細に説明する。
重化部の一重化ハスとを簡単な構成で接続し、−重化部
の入出力装置を現用予備の両系から容易にアクセス可能
とすることを目的とするものである。以下実施例につい
て詳細に説明する。
発明の実施例
第３図は本発明の実施例の要部ブロック図であり、二重
化部ＤＵはプロセッサＣＣＯ，ＣＣＩから構成されてい
る場合を示して２いるが、入出力装置を第１図及び第２
図に示すように、それぞれバスＢＯ，Ｂｌに接続して二
重化部ＤＵを構成することもできるものである。又二重
化−重化接続部ＤＳＣは、二重化バスＢＯ，Ｂｌと、−
重化バスＢＳとを接続する為のものであり、トライステ
ートゲート回路ＧＡＯ，ＧＢＯ及びＧＡＩ、ＧＢＩから
なる双方向ゲート回路と、トライステートゲート回路Ｇ
ＢＯ，ＧＢＩを制御するゲート回路ＧＯ３Ｇ１とから構
成され、双方向ゲート回路の一重化部ＳＵ側はワイヤー
ドオア接続により一重化バスＢＳと接続されている。
化部ＤＵはプロセッサＣＣＯ，ＣＣＩから構成されてい
る場合を示して２いるが、入出力装置を第１図及び第２
図に示すように、それぞれバスＢＯ，Ｂｌに接続して二
重化部ＤＵを構成することもできるものである。又二重
化−重化接続部ＤＳＣは、二重化バスＢＯ，Ｂｌと、−
重化バスＢＳとを接続する為のものであり、トライステ
ートゲート回路ＧＡＯ，ＧＢＯ及びＧＡＩ、ＧＢＩから
なる双方向ゲート回路と、トライステートゲート回路Ｇ
ＢＯ，ＧＢＩを制御するゲート回路ＧＯ３Ｇ１とから構
成され、双方向ゲート回路の一重化部ＳＵ側はワイヤー
ドオア接続により一重化バスＢＳと接続されている。
又−重化部ＳＵの入出力装置Ｉ ／ Ｏａは、−重化バ
スＢＳに接続され、−重化バスＢＳを介して現用のプロ
セッサからアドレス信号が送出されたとき、デコーダＤ
ＥＣで白人出力装置Ｉ ／ Ｏａが指定されたか否かを
識別し、デコード出力により白人出力装置ｌ１０ａが指
定されたことを識別したとき、そのデコード出力をゲー
ト回路Ｇａを介して信号線ＳＳにより二重化−重化接続
部ＤＳＣのゲート回路ＧＯ，，Ｇｌへ加え、且つ送受信
制御部ＣＴＬへ転送する。又送受信制御部・ＣＴＬと一
重化バスＢＳとが接続されているので、現用のプロセッ
サから指定された入出力装置■１０ａに於ては、−ｉ化
バスＢＳを介したデータの受信又は−重化バスＢＳへデ
ータを送出することかできる。ゲート回路Ｇａは例えば
オープンコレクタの出力段を有するもめで、信号線ＳＳ
にマルチ接続されているものである。
スＢＳに接続され、−重化バスＢＳを介して現用のプロ
セッサからアドレス信号が送出されたとき、デコーダＤ
ＥＣで白人出力装置Ｉ ／ Ｏａが指定されたか否かを
識別し、デコード出力により白人出力装置ｌ１０ａが指
定されたことを識別したとき、そのデコード出力をゲー
ト回路Ｇａを介して信号線ＳＳにより二重化−重化接続
部ＤＳＣのゲート回路ＧＯ，，Ｇｌへ加え、且つ送受信
制御部ＣＴＬへ転送する。又送受信制御部・ＣＴＬと一
重化バスＢＳとが接続されているので、現用のプロセッ
サから指定された入出力装置■１０ａに於ては、−ｉ化
バスＢＳを介したデータの受信又は−重化バスＢＳへデ
ータを送出することかできる。ゲート回路Ｇａは例えば
オープンコレクタの出力段を有するもめで、信号線ＳＳ
にマルチ接続されているものである。
プロセッサＣＣＯが現用系、プロセッサＣＣＩが予備系
の場合は、現用予備切換信号として、信号線ＡＣＴＯは
“１″、信号線ｌ５ＬＯは“０″となり、信号線ＡＣＴ
Ｉは“Ｏ”、信、号線ＩＳＬ１は“１”となる。それに
より、双方向ゲート回路のトライステートゲート回路Ｇ
ＡＯは動作可能状態となり、又トライステートゲート回
路ＧＢＯは、−重化部ＳＵの入出力装置Ｉ ／ Ｏａか
ら信号線ＳＳを介してゲート回路Ｇｏに“１”の信号が
入力されると、動作可能状態となる。即ち現用系のバス
ＢＯと一重化バスＢＳとが接続されることになり、予備
系のバスＢ１と一重化バスＢＳとは双方向ゲート回路に
より切離されることになる。
の場合は、現用予備切換信号として、信号線ＡＣＴＯは
“１″、信号線ｌ５ＬＯは“０″となり、信号線ＡＣＴ
Ｉは“Ｏ”、信、号線ＩＳＬ１は“１”となる。それに
より、双方向ゲート回路のトライステートゲート回路Ｇ
ＡＯは動作可能状態となり、又トライステートゲート回
路ＧＢＯは、−重化部ＳＵの入出力装置Ｉ ／ Ｏａか
ら信号線ＳＳを介してゲート回路Ｇｏに“１”の信号が
入力されると、動作可能状態となる。即ち現用系のバス
ＢＯと一重化バスＢＳとが接続されることになり、予備
系のバスＢ１と一重化バスＢＳとは双方向ゲート回路に
より切離されることになる。
又プロセッサＣＣＯが予備系、プロセッサＣＣ１が現用
系の場合は、前述の場合と反対にハスＢ１と一重化バス
ＢＳとが双方向ゲート回路を介して接続されることにな
る。
系の場合は、前述の場合と反対にハスＢ１と一重化バス
ＢＳとが双方向ゲート回路を介して接続されることにな
る。
なおトライステートゲート回路ＧＡＯ，ＧＡＩには図示
を省略した信号線によりプロセッサからデータを一重化
部ＳＵの入出力装置Ｉ ／ Ｏａへ送出するときに送信
制御信号を加え、又トライステートゲート回路ＧＢＯ，
ＧＢＩには図示を省略した信号線により一重化部ＳＵの
入出力装置ｌ１０ａからデータをノ倍するとき受信制御
信号を加えるものである。このような制御は双方向ゲー
ト回路の制御として公知の手段で実現することができる
ものである。
を省略した信号線によりプロセッサからデータを一重化
部ＳＵの入出力装置Ｉ ／ Ｏａへ送出するときに送信
制御信号を加え、又トライステートゲート回路ＧＢＯ，
ＧＢＩには図示を省略した信号線により一重化部ＳＵの
入出力装置ｌ１０ａからデータをノ倍するとき受信制御
信号を加えるものである。このような制御は双方向ゲー
ト回路の制御として公知の手段で実現することができる
ものである。
例えばプロセラ＋ＣＣＯが現用系の時、−重化部ＳＵの
入出力装置Ｉ ／ Ｏａを指定するアドレス信号を、バ
スＢＯ，双方向ゲート回路のトライステートゲート回路
ＧＡＯを介して一重化部ＳＵへ送出すると、−重化バス
ＢＳに接続された入出力装置Ｉ ／ Ｏａは、デコーダ
ＤＥＣによりデコードし、白人出力装置ｌ１０ａが指定
されると、デコード出力が“１″となり、ゲート回路Ｇ
ａを介して信号線ＳＳにより二重化−重化接続部ＤＳＣ
のゲート回路Ｇｏ、Ｇｌに送出する。現用系のゲート回
路ＧＯには、信号線ＡＣＴＯにより１″、信号線ｌ５Ｌ
Ｏにより“０″が加えられているので、信号線ＳＳを介
して一重化部ＳＵの入出力装置Ｉ ／ Ｏａから“１”
が加えられ、そのゲート回路ＧＯの出力は１″となる。
入出力装置Ｉ ／ Ｏａを指定するアドレス信号を、バ
スＢＯ，双方向ゲート回路のトライステートゲート回路
ＧＡＯを介して一重化部ＳＵへ送出すると、−重化バス
ＢＳに接続された入出力装置Ｉ ／ Ｏａは、デコーダ
ＤＥＣによりデコードし、白人出力装置ｌ１０ａが指定
されると、デコード出力が“１″となり、ゲート回路Ｇ
ａを介して信号線ＳＳにより二重化−重化接続部ＤＳＣ
のゲート回路Ｇｏ、Ｇｌに送出する。現用系のゲート回
路ＧＯには、信号線ＡＣＴＯにより１″、信号線ｌ５Ｌ
Ｏにより“０″が加えられているので、信号線ＳＳを介
して一重化部ＳＵの入出力装置Ｉ ／ Ｏａから“１”
が加えられ、そのゲート回路ＧＯの出力は１″となる。
それによりトライステートゲート回路ＧＢＯは動作可能
状態となり、指定された入出力装置Ｉ ／ Ｏａの送、
受信制御部ＣＴＬからのデータが一重化バスＢＳを介し
て、現用系のプロセッサＣＣＯへ転送されることになる
。この時予備系のバスＢ１は双方向ゲート回路により一
重化バスＢＳと切離されているので、現用系及び−重化
部ＳＵに対して影響を与えることはない。
状態となり、指定された入出力装置Ｉ ／ Ｏａの送、
受信制御部ＣＴＬからのデータが一重化バスＢＳを介し
て、現用系のプロセッサＣＣＯへ転送されることになる
。この時予備系のバスＢ１は双方向ゲート回路により一
重化バスＢＳと切離されているので、現用系及び−重化
部ＳＵに対して影響を与えることはない。
なおプロセッサＣＣＯ，ＣＣＩの状態を監視する監視装
置を設けるのが一般的であり、その監視装置により現用
系のプロセッサを監視して、障害発生を検出すると、予
備系であったプロセッサを現用系とし、障害発生のプロ
セッサを予備系に切換え、それと同時に信号線ＡＣＴＯ
，ＡＣＴＩ。
置を設けるのが一般的であり、その監視装置により現用
系のプロセッサを監視して、障害発生を検出すると、予
備系であったプロセッサを現用系とし、障害発生のプロ
セッサを予備系に切換え、それと同時に信号線ＡＣＴＯ
，ＡＣＴＩ。
ｌ５ＬＯ，ｌ５ＬＩに信号を出力する構成とすることが
できる。
できる。
第４図は電源供給系の説明図であり、第３図と同一符号
は同一部分を示し、ＢＧは双方向ゲート回路、ＰＷＯ，
ＰＷＩは電源回路である。二重化部の入出力装置Ｉ１０
はそれぞれのプロセッサ側の電源回路ＰＷＯ，ＰＷＩか
ら点線で示すように電源が供給されることは勿論である
が、−重化部ＳＵの入出力装置１ ／ Ｏａは、何れか
一方の電源回路ＰＷＯ，ＰＷＩから電源を供給されるも
のである。−重化部ＳＵの入出力装置１１０ａは、前述
のように、保守用等の入出力装置であるから、使用でき
ない場合でもシステムとして二重化部が健全であれば運
用を継続することができるものであり、電源回路ｐｗｏ
、ｐｗｉの負荷等を考慮して、−重化部ＳＵの入出力装
置に対する電源供給台数を選定することができる。又こ
の、ような点から二重化部を主装置とし、−重化部を従
装置としてユニット化したときの構成が、前述の二重化
バスＢＯ，Ｂｌと一重化バスＢＳとの接続構成と相俟っ
て簡単となる利点がある。
は同一部分を示し、ＢＧは双方向ゲート回路、ＰＷＯ，
ＰＷＩは電源回路である。二重化部の入出力装置Ｉ１０
はそれぞれのプロセッサ側の電源回路ＰＷＯ，ＰＷＩか
ら点線で示すように電源が供給されることは勿論である
が、−重化部ＳＵの入出力装置１ ／ Ｏａは、何れか
一方の電源回路ＰＷＯ，ＰＷＩから電源を供給されるも
のである。−重化部ＳＵの入出力装置１１０ａは、前述
のように、保守用等の入出力装置であるから、使用でき
ない場合でもシステムとして二重化部が健全であれば運
用を継続することができるものであり、電源回路ｐｗｏ
、ｐｗｉの負荷等を考慮して、−重化部ＳＵの入出力装
置に対する電源供給台数を選定することができる。又こ
の、ような点から二重化部を主装置とし、−重化部を従
装置としてユニット化したときの構成が、前述の二重化
バスＢＯ，Ｂｌと一重化バスＢＳとの接続構成と相俟っ
て簡単となる利点がある。
発明の詳細
な説明したように、本発明は、二重化バスと一重化バス
とを双方向ゲート回路を介して接続し、現用系のバスと
一重化バスとの接続制御を行うものであるから、−重化
部ＳＵの入出力装置を両系からアクセスすることが可能
となる。又−重化部ＳＵの入出力装置１ ／ Ｏａは、
第２図に示す従来例のように、セレクタＳＥＬを必要と
しない構成となる利点がある。又電源供給系についても
、−重化部ＳＵの入出力装置Ｉ ／ Ｏａに対しては、
二重化部ＤＯの電源回路の負荷分担に対応して電源供給
台数を選定することができ、簡単な構成となる利点があ
る。
とを双方向ゲート回路を介して接続し、現用系のバスと
一重化バスとの接続制御を行うものであるから、−重化
部ＳＵの入出力装置を両系からアクセスすることが可能
となる。又−重化部ＳＵの入出力装置１ ／ Ｏａは、
第２図に示す従来例のように、セレクタＳＥＬを必要と
しない構成となる利点がある。又電源供給系についても
、−重化部ＳＵの入出力装置Ｉ ／ Ｏａに対しては、
二重化部ＤＯの電源回路の負荷分担に対応して電源供給
台数を選定することができ、簡単な構成となる利点があ
る。
第１図は従来の二重化部と一重化部とからなるシステム
のブロック図、第２図は従来の二重化部の入出力装置と
一重化部の入出力装置の接続を示すブロック図、第３図
は本発明の実施例の要部ブロック図、第４図は本発明の
実施例の電源供給系の説明用ブロック図である。 ＣＣＯ，ＣＣＩはプロセッサ、ＧＡＯ，ＧＡＩ、ＧＢＯ
，ＧＢＩはトライステートゲート回路、ＧＯ，Ｇｌはゲ
ート回路、ＢＯ，Ｂｌは二重化バス、ＢＳは一重化バス
、Ｉ ／ Ｏａは一重化部の入出力装置、Ｉｌｏは二重
化部の入出力装置、ＤＵは二重化部、ＤＳＣは二重化−
重化接続部、ＳＵは一重化部、ｃＪはゲート回路、ＤＥ
Ｃ，はデコーダ、ＢＧは双方向ゲート回路、ＰＷ″Ｏ，
ＰＷＩは電源回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 第２図
のブロック図、第２図は従来の二重化部の入出力装置と
一重化部の入出力装置の接続を示すブロック図、第３図
は本発明の実施例の要部ブロック図、第４図は本発明の
実施例の電源供給系の説明用ブロック図である。 ＣＣＯ，ＣＣＩはプロセッサ、ＧＡＯ，ＧＡＩ、ＧＢＯ
，ＧＢＩはトライステートゲート回路、ＧＯ，Ｇｌはゲ
ート回路、ＢＯ，Ｂｌは二重化バス、ＢＳは一重化バス
、Ｉ ／ Ｏａは一重化部の入出力装置、Ｉｌｏは二重
化部の入出力装置、ＤＵは二重化部、ＤＳＣは二重化−
重化接続部、ＳＵは一重化部、ｃＪはゲート回路、ＤＥ
Ｃ，はデコーダ、ＢＧは双方向ゲート回路、ＰＷ″Ｏ，
ＰＷＩは電源回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 第２図
Claims (1)
- プロセッサ及び入出力装置を二重化して現用予備構成と
した二重化部の二重化バスに、トライステートゲート回
路からなる双方向ゲート回路をそれぞれ接続し、該双方
向ゲート回路の一重化部側をワイヤードオア接続して前
記−重化バスと接続し、前記双方向ゲート回路を現用予
備切換信号により制御して二重化バスの現用側のバスと
前記−重化バスとの接続制御を行い、且つ現用のプロセ
ッサから指定された前記−重化部の入出力装置からの信
号により、前記双方向ゲート回路のトライステート回路
を制御して該入出力装置から前記現用のプロセッサにデ
ータを転送することを特徴とする二重化−重化バス接続
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233811A JPS59125422A (ja) | 1982-12-30 | 1982-12-30 | 二重化一重化バス接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233811A JPS59125422A (ja) | 1982-12-30 | 1982-12-30 | 二重化一重化バス接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125422A true JPS59125422A (ja) | 1984-07-19 |
Family
ID=16960947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233811A Pending JPS59125422A (ja) | 1982-12-30 | 1982-12-30 | 二重化一重化バス接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466551B2 (en) | 1998-03-16 | 2002-10-15 | Fujitsu Limited | Simplex/duplex switching system |
-
1982
- 1982-12-30 JP JP57233811A patent/JPS59125422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466551B2 (en) | 1998-03-16 | 2002-10-15 | Fujitsu Limited | Simplex/duplex switching system |
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