JPS59107460A - デイスクレコ−ド再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ＣＬｖ（線速度一定）方式でデヅタルデー
タおよびアドレスデータが共に記録されるディスクに対
し高速且つ正確にアドレス検索をなし得るようにしたデ
ィスクレコード再生装置に関する。

〔発明の技術的背景〕

近時、例えばオー７’４オ信号などの情報信号をデジタ
ル化（つまりＰＣＭ化）してディスクに記録したデノタ
ルディスクレコード（以下ディスクと称する）ならびに
このディスクの記録情報を再生するディスクレコード再
生装置か開発されている。

おいてス・Ｐイラル状に連続的に形成されたビット列と
して記録されるものである。また、ディスクレコード再
生装置は、ディスクに記録されたピット列に対して光学
式のピックアップをトラッキング制御系により追従させ
てビット列の読出を行うもので、この読出信号に所定の
信号処理を施してもとのオーディオ信号などの信号を再
生するようになっている。そして、このようなディスク
レコード再生装置は、ディスクの記録情報が膨大である
ことがら、所望の記録情報を容易に再生し得るようにす
るため、ピックアップを高速でディスクの半径方向の正
および逆に高速で移動せしめ、その間の記録情報をとば
し所望の記録情報の再生を始めるようにした高速送り機
能が設けられるものである。この高速送り機能は、ピッ
クアップをディスク半径方向の正方向に高速で送る早送
り（ＦＦ　）　ｍ能、これと逆方向に高速で送る早戻し
く　ＲＥＶ　）機能とに分けられ、例えばテープレコー
ダの早送りおよび巻き戻動作に対応した動作をなすもの
である。つまり、この高速送り機能によりディスクレコ
ード再生装置は、分割されたデジタルデータのうち所望
のものを検索するいわゆるランダムアクセスが可能とな
りその操作性が高められるようになっている。

例えばこのような高密度記録のディスクとして良く知ら
れるＣＤ（コンパクトディスク）形のディスクは、デジ
タルデータ（つまり記録情報）中にオーディオ信号をデ
ジタル化したＰＣＭ信号に伴ってサブコード信号が記録
されている。

デジタルデータは、所定数のフレームが集って１ブロツ
クを構成するものである。そして、１ブロツクのデジタ
ルデータにはＰＣＭ化されたデータのｔｌかに一単位の
サブコードを伴うようになされている。このサブコード
うち、所定のサブコードＱは記録されるデジタルデータ
のディスク上のアドレスデータなどを第１図に示される
ようなフォーマットで記録したものである。

すなわち、サブコードＱｌｄ以下の各項に示す順序で再
生されるデータにより一単位が形成される。

１、サブコードの始まりを示す同期パターンＳ、　Ｓ。

２、プリエンファシスおよび２チヤンネルと４チヤンネ
ルを判別する制御部（ＣＴＬ　）３、サブコードＱのデ
ータモードを示すモード部（ＡＤＨ） ４、デジタルデータが記録されるトラ、り（つまシピッ
ト列）を識別用の曲番部（ＭＮＲ）５、曲番のインデッ
ク情報であるインデックス部（Ｘ） ６　所定曲番のデジタルデータの再生が開始され始めて
からの経過時間（以下相対時間と称する）分の部分を示
す部分ＭＩＮ ７、相対時間の秒の部分を示す部分５ＥＣ８、相対峙間
の１秒を所定数に分割した場合、データの属性を示す部
分ＦＲＡＭＥ ９、デジタル零のデータでなる部分ＺＥＲＯ１０、アド
レスとなり、ディスクが再生が開始されてからの経過時
間（以下絶対−°間あるいはアドレスと称する）の分の
部分を示す部分脚１１、絶対時間の秒の部分を示す部分
ＡＳＥＣ１２、絶対時間の１秒を所定数に分割した場合
、データの属性を示す部分ＡＰＲＡＢ４Ｅ１３、サブコ
ードＱの誤り検出符号を示す部分ＣＲＣそして、以上の
ようなフォーマットでなるサブコードＱは、ディスクレ
コード再生装置により抽出されそのうちＭＮＲ，Ｘ、、
　ＭＩＮ、　ＳＥＣの各データが再生状態はもとより、
ピックアップの高速送り状態でも表示器に表示され所望
のアドレス検索が容易になし得るようになっている。

〔背景技術の問題点〕

ところで、周知のようにＣＤ形のディスクはデジタルデ
ータがＣＬＶ　（線速度一定）方式で記録されている。

これにより、ディスクの所定半径ｒ上にピックアップが
位置する場合、半径ｒと絶対時間（１，）の関係は、第
２図に示されるように一定の傾斜で示される関係とはな
らない。

したがって、ディスクの内絢側と外周側とでは所定の再
生時間に対してピックア、ｆの移動距離が異なることに
なる。すなわち、ディスクレコード再生装置において、
ピックアップの高速送り速度が従来一定とされるので、
同一期間ビックアップを高速送りしても変化する絶対時
間が一定とはならないことになる。このため、ビックア
ンプの高速送り機能を用いアドレス検索をなす場合、デ
ィスクレコード再生装置の高速道９用操作子を感覚にた
よって操作していたのでは、容易に所望のアドレスを検
索することが離しいといった問題があった。さらに、デ
ィスクレコード再生装置は、ピックアップの高速送り動
作をなす場合、表示器に表示される相対時間の変化が速
くなったシ遅くなったり変化するので、その読取が難し
くなる場合が生じるものである。

〔発明の目的〕

この発明は上記の点に鑑みてなされたもので、ビックア
ンプの高速送り期間において、ディスクから再生される
アドレスに応じ、所期間内でノヒックアップ送り量を変
化させることにより、高速送９期間に比例してアドレス
が常に一定の割合で変化するようにしたきわめて良好な
操作性を有するディスクレコード再生装置を提供するこ
とを目的とする。

〔発明の概要〕

この発明は、デジタルデータが該デジタルデータの所定
単位毎に割当られるアドレスを伴って記録されるディス
クに対し、ピックアップを前記ディスクの半径方向に沿
って移動させ再生動作をなすディスクレコード再生装置
において、前記ピックアップを前記ディスクの半径方向
の正乃至逆へ強制的に高速で送る第１の手段と、前記ビ
ックアンプの高速送り用操作子の操作がなされた状態で
、前記ディスクより再生されるアドレスに対応して所定
期間毎に上記第１の手段の駆動期間を定める第２の手段
とを具備し、前記高速送り用操作子の操作期間で前記ア
ドレスの変化幅が所定期間毎に略一定となるように前記
ピックアップを間欠的に高速送りすることを特徴とする
ものでめる。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例につき詳細に説
明する。

第３図はこの発明によるディスクレコード再生装置の構
成を示すもので、マイクロコンピュータおよび釉々のイ
ンターフェイス回路を有してなる制御回路１１には、回
生操作子、停止操作子、早送り、（ＦＦ、）操作子、早
戻しく　ＲＥＶ　）操作子となるスイッチ（Ｓｐ）　：
　（Ｓｓ）、（ＳＦ）、（ＳＲ）が接続されるようにな
っている。上記制御回路１１は、ディスク再生系を各ス
イッチ（Ｓｐ）、（Ｓｓ）、（ＳＦ）、（ＳＲ）の操作
状態に応じてディスク再生系１２を所定の状態にコント
ロールすると共に、前記サブコードＱにより得られる曲
番、インデックス、相対時間などのアドレスデータを表
示出力制御回路１３を介して表示器１４に表示せしめる
ようになっている。

すなわち、ディスク再生系１２は制御回路１ノから外部
制御回路１５を介してディスクモータ１６およびピック
アップ送りモータ１７が駆動されると、ディスク１８に
収録されたデータがビックアンプ１９により再生されて
、その再生信号をＲＦ信号検出回路２ｏに送出する。

とのＲＦ伯号検出回路２θは再生信号をサーボ回路２ノ
に供給する信号と復調回路２２に供給する信号とに分離
する。

ここで、上記サーブ回路２１は上記ピックアラ７’Ｊ９
に対しフォーカスザーポおよびトラッキングサーボをな
さしめると共に、上記ピックアップ送りモータ１７に対
しリニアトラッキングサーボをなさしめる各種の信号を
送出している。

また、復調回路２２は再生信号からアドレスデータ検出
用となるサブコードＱを分離し、該サブコードＱ信号を
アドレス検出器２３に供給すると共に、サブコードが分
離された再生信号を（ＥＦＭ　）復調してＤ／Ａ変換器
２４に供給している。

そして、上記アドレス検出器２３で検出されたアドレス
信号は上記制御回路１１を介しＲＡＭ２５に取り込まれ
ると共に、必要なコントロール機能を奏するのに供せら
れることになる。

また、上記Ｄ／Ａ変換器２４でアナログ信号に戻された
再生データは必要なエラー訂正、ディンターリーグ、エ
ラー補正などの処理が伴なわれた状態でスピーカ２６を
奏鳴駆動するのに供せられることになる。

なお、第３図において２７は上記制御回路１１を所定の
プログラムで駆動するだめのＲＯＭである。

ところで、上記制御回路１１は、上記アドレス検出回路
２３からアドレス信号からアドレスとなる絶対時間（デ
ータ）を出力部（ＡＤＲ８）から後述する送り量記憶回
路２８の入力部（ＡＤ　）に供給するようになっている
。上記送り量記憶回路２８は、所定のピックアップ送り
量データを計数回路２９のプリセットデータの入力部（
ＰＤ　）に供給するようになっている。

上記計数回路２９は、例えばダウンカウンタ（りまシ減
算カウンタ）で構成され、入力端子（ｐｓ）に上記制御
回路ＩＩの出力端子（ＰＲ）からプリセット信号が供給
され、計数入力端子（ＣＫ　）に上記制御゛回路１１の
出力端子（ＣＬ　）から所定周期のクロック信号が供給
されるもので、計数動作（つまりダウンカウント）にお
いてプローが生じると、出力端子（ＢＲ）から・ぐルス
状のゴロ−信号をフリップフロップ３０のリセット端子
（Ｒ）に供給するようになっている。

上記フリップフロップ３０は、セット・リセット形のフ
リップフロップで構成されるもので、セット端子（Ｓ）
に上記制御回路１ノの出力端子（ＰＲ）からノリセット
信号が供給され、出力端子（Ｑ）の信号を一対のアンド
回路３１．３２の各一方の入力端子に共通に供給するよ
うになっている。上記一対のアンド回路３１．３２は、
各他方の入力端子に上記制御回路ＩＩの出力端子（ＦＦ
）　、　（ＲＥＶ）の各出力信号がそれぞれ供給される
ようになっており、名出力端子の出力信号が上記外部制
御回路１５の制御入力端子（ＦＷ）　、　（ＲＷ）それ
ぞれ対応的に供給されるようになっている。上記外部制
御回路Ｉ５は、制御入力端子（ＦＷ　）乃至（ＲＷ）が
ハイレベルとされると上記ピックアップ送りモータ１７
を強制的に駆動して、上記ピックアラ７″１９を上記１
８０半径方向の正乃至逆に高速で移動せしめるようにな
っている。

上記ＲＯＭ　２７は、制御回路１ノを所定のプログラム
で駆動するだめのものであるが、特に早送シおよび早戻
し操作子に対応する上記スイッチ（ＳＦ）および（ＳＲ
）の操作に対して第４図のフローチャートに示すような
処理をなすように上記制御回路１ノを駆動せしめるよう
になっている。

すなわち、各種操作子に対応するスイッチ（Ｓｓ）、（
Ｓｐ）、（ＳＦ）、（ＳＲ）いずれかのスイッチが操作
されると、ステラ７’（Ｓ＋）で早送り（ＦＦ　）およ
び早戻しく　ＲＥＶ　）に対応するスイッチ（ＳＦ）お
よび（ＳＲ）が操作されたものであればステップ（Ｓ２
）に進み、そうでなけれはステップ（Ｓａ）（Ｃ進み他
の処理がなされる。

ステップ（Ｓ２）では上記制御回路１１は、上記アドレ
ス検出回路２３から供されるアドレス（すなわち絶対時
間）を上記送シ量記憶回路２８に供給し、ステップ（Ｓ
４）に進む、この場合送り量記憶回路２８は、上記ピッ
クアップ送りモータ１７の駆動期間を定める送り量デー
タを上記計数回路２９に供給するものである。

ステップ（Ｓ４）で上記制御回路１１は、プリセット信
号を出力端子（ＰＲ）から出力し、上記計数回路２８に
送り量データをプリセットすると共に、フリッゾフロッ
ｆ３０の出力をハイレベルにセットする。そして処理は
ステｙｆ（Ｓｓ）へ進む。ステップ（Ｓ５）では、操作
されたスイッチが早送りに対応する（ＳＦ）であるか早
戻しに対応する（ＳＲ）であるかに応じてステップ’（
８６）あるいはステツ７’（Ｓ、）へ進むようになって
い′る。

ステツ７’（Ｓｓ）で上記制御回路１１は、出力端子（
ＦＦ　）をハイレベルとし、上記外部制御回路１５を介
して上記ピックアップ送りモータ１７を強制的に駆動し
上記ピックアラｆ１９を上記ディスク１８の半径方向の
正方向へ高速で移動せしめる早送り動作をなすと共に、
出力端子（ＣＬ　）から所定周期のクロック信号を上記
計数回路２９に供給する。そして、所定期間経過後、処
理はステラｆ（Ｓｌ）に戻るようになる。

この結果、ステップ（Ｓ６）で上記計数他路２９は、グ
リセットした送シ量データをカウントダウンしボローが
検出されると上記フリップフロップ３０をリセットし上
記外部制御回路１５を介して上記ピックアップ送りモー
タ１７による上記ビックアラｆ１９の高速移動を停止せ
しめる。つまり、上記ピックアップ１９は、ステラ７’
（Ｓｇ）において送り量データに対応する所定期間上記
ディスク１８の半径方向の正方向に高速で移動せしめら
れるものである。

またステップ（Ｓ７）で上記制御回路１１は、出力端子
（ＲＥＶ　）をハイレベルとし、上記外部制御回路１５
を介して上記ビックアッフ０送りモータ１７を強制的に
駆動し上記ピックアップ１９を上記ディスク１８の半径
方向の逆方向へ高速で移動せしめる早戻し動作をなすと
共に、出力端子（ＣＬ　）から所定周期のクロック信号
を上記計数回路２９に供給する。そして、ステラ７’（
Ｓａ）同様所定期間後、処理はステラ７’（Ｓｔ）へ戻
るようになる。この結果、ステップ（Ｓ７）において上
記計数回路２９は、ボローが検出されると上記フリップ
フロップ３０をリセットして、上記ピックアップ送りモ
ータ１７による上記ビックアラ７６１９の高速移動を停
止せしめる。つまシ、上記ピックアップ１９は、ステッ
プ（Ｓ７）において送り量データに対応する所定期間上
記ディスク１８の半径方向の逆方向に高速で移動せしめ
られるものである。

ところで、上記送り量記憶回路２８は、例えばＲＯＭな
どで構成されるものでおる。そして、上記送り量記憶回
路２８に記憶される送り量データは、ステラ７’（Ｓｓ
）および（Ｓ７）の各処理時間内で変化するアドレス量
を上記ピックアップ１９位置に対応する上記ディスク１
８のアドレス（つまり絶対時間）にかかわらず常に一定
となるようなデータで構成されるものである。

すなわち、周知の如く、アドレスＴは、線速度をτ、ト
ラックピッチ（隣接するビット列の相互間隔）をｔｐｓ
上記ディスク１８の記録再始部分および上記ピッ２フフ
フ１９位置に対応する半径をそれぞれｒＩおよびｒ。と
すると、で示される。（１）式よシ、上記ピックアップ
１９位置に対応する半径がｒ＋Δｒに変化したとすると
、その再生されるディスク１８のアドレスＴ＋ΔＴは、 となる。したがって、（ｔ）　、　（２）式よシアドレ
ス変化量ΔＴは となる。

（３）式を変形すると、上記ピックアップ１９位置の移
動量Δｒは、 となる。

（１）式よシ、ｒ　は、 となｊ）、（５）式を（４）式に代入すると、となる。

つまシ、上記送シ量１己憶回路２８に記憶される送シ量
データは、ΔＴを一定とし、各アドレスＴ毎に（６）式
で得られるΔｒだけ上記ピックアップ１９が移動するの
に要する期間と対応するデータ値である。したがって、
ステップ（Ｓ６）および（Ｓ７）それぞれの期間におい
て、変化するアドレスΔＴの絶対値は、ピックアップ１
９の位置Ｋかかわらず常に等しくなるようになるもので
ある。

次に上記の構成を備えたディスクレコード再生装置の特
徴となる動作にっｂて第５図（、）〜（ｈ）を参照しな
がら説明する。

すなわち、早送υ操作子に対応するヌイッチ（Ｓｒ）が
操作されると、制御回路２８は、出力部（ＡＤＲ８）か
ら例えば再生中のアドレスを送り全記憶回路２８に出力
すると共に、第５図（、）に示されるように出力端子（
ＰＲ）から・ぐルス状のプリセット信号を出力する。こ
のプリセット信号の立上りにより、計数回路は、送り全
記憶回路２８から供される送り量データがプリセットさ
れ、フリッグフロッ７°３０は、出カシ、１ａ子（Ｑ）
がローペルからノ・イレペルにセットされる（第５図（
ｅ）参照）。また第５図（ｂ）に示されるように制御回
路１１の出力端子（ＣＬ　）からクロック信号が出力さ
れる。

しだがって、計数回路２９は、プリセ、トシた送り量デ
ータのカウントダウンし、？ローが生じると第５図（ｈ
）に示されるようなボロー信号を出力端子（ＢＹ　）か
ら出力しフリップフロップ３０をリセットし該フリップ
フロップ３０の出力端子（Ｑ）レベルをローレベルとす
る（第５図（Ｃ）参照）。このフリップフロップ３０の
出力端子（Ｑ）信号は、制御回路１１の出力端子（ＦＦ
　）がハイレベルとされるので第５図（、）に示す如く
アンド回路３１を介し外部制御回路１５の制御入力端子
（ｐｗ　）に供給されることになる。これにより、ピッ
クアップ送りモータ１７が強制的に駆動されピックアッ
プ１９がディスク１８０半径方向の正方向に送り量デー
タに対応する期間だけ高速送りされるので、ピックアッ
プ１９により再生されるアドレス（絶対時間）は、所定
数だけ増加することになり、送り全記憶回路２８に供給
されることになる。また、再びノリセット信号が制御回
路１１から出力されると、計数回路２９、フリップフロ
ッグ３０は、上記した動作と同様の動作を繰シ返し、ピ
ックアップ１９により再生されるアドレス（以下再生ア
ドレスと称する）を上記した場合と同一数だけ増加せし
めるものである。そして、スイッチ（ＳＦ）の操作が解
除されると制御回路１１は、出力端子（ＦＦ　）をロー
レベルとすると共に、プリセット信号およびクロック信
号の出力を停止するものである（第５図（ｅ）　、　（
ａ）　、　（ｂ）参照）。

つまり、スイッチ（ＳＦ）の操作期間（早送９期間）と
アドレス変化量は、ピックアップ１９の位置にかかわら
ず常に比例関係を有するようになる。

これに対して、早戻し操作子に対応するスイッチ（ＳＲ
）が操作されると、制御回路１１は、計数回路２８およ
びフリップフロップ３０にプリセット信号を供給し且つ
計数回路２８クロック信号を供給すると共に、出力端子
（ＲＥＶ　）をハイレベルとする（第５図（ａ）　、　
（ｂ）　、　（ｆ）参照）。

このため、上記早送りの場合と同様、フリップフロップ
３０は、プリセット信号の立上りで出力端子（Ｑ）がハ
イレベルにセットされ、計数回路２９が送９量データを
ダウカントして得られるがロー信号により出力端子（Ｑ
）をローレベルにリセットする（第５図（ｅ）　、　（
ｈ）参照）。このフリップフロップ３０の出力端子（Ｑ
）信号は、制御回路１１の出力端子（ＲＥＶ　）がハイ
レベルとされるので、アンド回路３２を介して外部制御
回路１５の制御入力端子（Ｒ％Ｖ）に供給されることに
なる。これにより、ピックアップ送りモータ１７が強制
的に駆動されピックアップ１９がディスク１８の半径方
向の逆方向に送り量データに対応する期間だけ高速送り
されるので、再生アドレスは、所定数だけ減少すること
になり、送り全記憶回路２８に供給される。また再びノ
リセット信号が制御回路１１から出力されると、上記と
同様の動作が繰シ返され、再生アドレスを同一数だけ減
少せしめるものである。そしてスイッチ（ＳＲ）の操作
が解除されると制御回路１ノは、出力端子（ＲＥＶ　）
をローレベルとすると共に、プリセット信号およびクロ
ック信号の出力を停止するものである（第５図（ｆ）　
＋’　（ａ）　、　（ｂ）参照）。

つまシ、早戻し動作においても、スイッチ（ＳＲ）の操
作期間とアドレスの変化量は、ピックアップ１９の位置
にかかわらず常に比例関係を有するようになる。

すなわち、以上のように早送りおよび早戻し動作期間に
おいて、アドレスの増加および減少する割合を常に一定
となるようにしたことは、操作子を感覚的に操作、して
も容易に所望するアドレスを検索し得るようになり、ま
た表示器１４のアドレス変化が一定となるので表示が見
易くなりきわめて良好である。

なお、この発明は上記実施例のみに限定されるものでは
なく、種々の変形や適用はこの先明の要旨を逸脱しない
範囲で可能であることは言う迄もない。

〔発明の効果〕

以上詳述したようにこの発明によれは、ピックアップの
高速送り期間において、ディスクから再生されるアドレ
スに応じ、所定期Ｆ１４ノ内でのピックアップ送シ量を
変化させることにより、高速送９期間に比例してアドレ
スが常に一定の割合で変化するようにしたきわめて良好
な操作性を有するディスクレコード再生装置を提供する
ことができる。

【図面の簡単な説明】

第１図はディスクに記録されるアドレスデータであるサ
ブコードＱのフォーマットを示すに１第２図はディスク
の半径と記録される絶対時間図、第４図は第３図のＲＯ
Ｍに記録されるプログラムを説明するために用いたフロ
ーチャート、第５図（ａ）〜（ｈ）は第３図の装置の動
作を説明するだめに用いたタイミング図である。 １１・・・制御回路、１２・・・ディスク再生系、１３
・・・表示出力制御回路、１４・・・表示器、１５・・
・外部制御回路、１６・・・ディスクモータ、１７・・
・ピックアップ送シモータ、１８・・・ｆイスク、１９
・・・ピックアップ、２０・・・ＲＦ検出回路、２１・
・・サーボ回路、２２・・・後論回路、２３・・・アド
レス検出回路、２４・・・ψ変換回路、２５・・・勤Ｗ
１２６・・・スピーカ、２７・・・ＲＯＭ、、？８・・
・送り量記憶回路、２９・・・計数回路、３０・・・フ
リップフロッグ、３１．３２・・・アンド回路、（Ｓｇ
）　ｒ（Ｓｐ）　、（ＳＦ）　、（Ｓｇ）・・・スイッ
チ。 ！！４　図 笛５図 （ｈ）

Claims (1)

【特許請求の範囲】
1. デソタルデータが該デソタルデータの所定単位毎に割当
   られるアドレスを伴って記録されるディスクに対し、ピ
   ックアップを前記ディスクの半径方向に沿って移動させ
   再生動作をなすディスクレコード再生装置において、前
   記ピックアップを前記ディスクの半径方向の正乃至逆へ
   強制的に高速で送る第１の手段と、前り己ビ、クアッフ
   ０の高速送シ、用操作子の操作がなされた状態で、前記
   ディスクより再生されるアドレスに対応して所定期間毎
   に上記第１の手段の駆動期間を定める第２の手段とを具
   備し、前記高速送り用操作子の操作期間で前記アドレス
   の変化幅が所定期間毎に略一定となるように前記ピック
   アップを間欠的に高速送りすることを特徴とするディス
   クレコード再生装置。