JPS5886625A - バス争奪制御方式 - Google Patents
バス争奪制御方式Info
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- JPS5886625A JPS5886625A JP18494881A JP18494881A JPS5886625A JP S5886625 A JPS5886625 A JP S5886625A JP 18494881 A JP18494881 A JP 18494881A JP 18494881 A JP18494881 A JP 18494881A JP S5886625 A JPS5886625 A JP S5886625A
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- JP
- Japan
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- unit
- units
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- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパス争奪制御方式に関する。
!ロセツサユニット(CPU) 、メモリユニット、各
種入出カニニットで構成されるデータ処理装置において
は、通常、共通の信号線(以下パスと称する)を用いる
ととKより、各ユニット間でデータの交信が行なわれる
。
種入出カニニットで構成されるデータ処理装置において
は、通常、共通の信号線(以下パスと称する)を用いる
ととKより、各ユニット間でデータの交信が行なわれる
。
上記データ処理システムにおいて、データの交信に先立
ち、各ユニットはパスの使用権を得るため、パスに接続
される各井ニット間でパスの争奪が行なわれる。通常、
ノ苛ス争奪はパスとは別の信号線を用いて行なわれ4−
0 従来、データ処理装置における同一レベルの外部割込み
に対するサービスの優先順位は、CPUからみた物理的
な位置づけによシ決定される、所細ディジ?−チェイン
による方式が一般的である。
ち、各ユニットはパスの使用権を得るため、パスに接続
される各井ニット間でパスの争奪が行なわれる。通常、
ノ苛ス争奪はパスとは別の信号線を用いて行なわれ4−
0 従来、データ処理装置における同一レベルの外部割込み
に対するサービスの優先順位は、CPUからみた物理的
な位置づけによシ決定される、所細ディジ?−チェイン
による方式が一般的である。
このディジーチェインによるパス争奪の方式につき、第
1図を用いて簡単に説明を行う0図において、11〜1
7はパス争奪を行うq!riニットを示し、各ユニット
は、パス要求出力用端子BROと、自身より優先度の高
いユニットのパス要求信号を受信するBRI端子を持つ
。各ユニット11〜11のBRI端子とBRO端子i信
号機18で接続される。各ユニット11〜11は、パス
要求を行う場合、自身のBRO端子をレベル@Omとす
る。tた、自身がノ々ス要求を行なわない場合には、B
RI端子の入力状態をそのままBRQ端子に出力する。
1図を用いて簡単に説明を行う0図において、11〜1
7はパス争奪を行うq!riニットを示し、各ユニット
は、パス要求出力用端子BROと、自身より優先度の高
いユニットのパス要求信号を受信するBRI端子を持つ
。各ユニット11〜11のBRI端子とBRO端子i信
号機18で接続される。各ユニット11〜11は、パス
要求を行う場合、自身のBRO端子をレベル@Omとす
る。tた、自身がノ々ス要求を行なわない場合には、B
RI端子の入力状態をそのままBRQ端子に出力する。
パス要求を行なったユニットはBRI端子の入力がレベ
ル10”でないときにパスの使用権を得たものと判断す
る。即ち、パスに接続される各ユニットは以下に示すロ
ジックを持つ。
ル10”でないときにパスの使用権を得たものと判断す
る。即ち、パスに接続される各ユニットは以下に示すロ
ジックを持つ。
BRO出力出力内RI入力)へ(自身の・童ス要求)〕
々ス使用権=(BRI入力″1”)へ(自身が・りを要
求中)上記、!3RO出力、・クス使用権の判定は各ユ
ニット11〜17共通のタイずングで行なわれる。
々ス使用権=(BRI入力″1”)へ(自身が・りを要
求中)上記、!3RO出力、・クス使用権の判定は各ユ
ニット11〜17共通のタイずングで行なわれる。
共通のタイミングを作る為にクロック信号又は特別な信
号等が使用される。
号等が使用される。
しかしながら上記従来例によれば、最上位優先度のユニ
ット11が出力したパス要求は中間のユニット12〜1
6を介して蟻下位のユニット11に到達する為、信号伝
播の遅れが大きい。
ット11が出力したパス要求は中間のユニット12〜1
6を介して蟻下位のユニット11に到達する為、信号伝
播の遅れが大きい。
そのため、大規模な構成で且つ高速性を要求されるシス
テムにおいては使用できないという欠点があった。
テムにおいては使用できないという欠点があった。
第2図は第1図の改良例である0図において、21〜2
1はパス要求を行なうユニット、201〜205は各ユ
ニット21〜25が出力する/4ス要求信号を伝える信
号線、111〜215は2人力〜6人力のアンドダート
である。各ユニット21〜zrはnno端子Lbノ4ス
要求(レベル″″O”)を出力し、BRI端子の入力を
チェックしレベル″″1”であれば、パス使用権を得た
と判断する。即ちノ4スに接続される各ユニットは以下
に示すロジックを有する。
1はパス要求を行なうユニット、201〜205は各ユ
ニット21〜25が出力する/4ス要求信号を伝える信
号線、111〜215は2人力〜6人力のアンドダート
である。各ユニット21〜zrはnno端子Lbノ4ス
要求(レベル″″O”)を出力し、BRI端子の入力を
チェックしレベル″″1”であれば、パス使用権を得た
と判断する。即ちノ4スに接続される各ユニットは以下
に示すロジックを有する。
BRO出力出力内分のパス要求)
パス使用権=(BRI入力が“1″)へ(自分が・譬ス
を要求中)但し・”R0出力・パ二便用@0判定は各−
°′ト共通のタイミングで行うものとする。
を要求中)但し・”R0出力・パ二便用@0判定は各−
°′ト共通のタイミングで行うものとする。
ところで第2図に示した従来例によれば、例えばユニッ
ト21がパス要求を行った場合、BROの出力信号はア
ンドダート111〜215を介して下位のユニット22
〜21のBRI端子に入力される。即ち第1図に示し九
従来例に比較してノ童ス畳求は各ユニット21〜21に
対し、r−)−検分の伝播遅れで入力されるため、高速
のパス争奪が可能となる。しかしながら、この方式によ
ればn個のユニットを接続する為には、ms目のユニッ
トにn−1人力のアンドr−トカ必要でTo9、且つ、
各ユニットを結ぶ信1=1 多い場合、各ユニットの回路及び配線が複雑になると言
う欠点が6つえ、%に一般に市販されて馳るICを使用
する場合、8人力のナンドy−トが入手可能な最大のも
の・である為、接続ユニット数を9以上にすることが困
難であった。この為接続ユニット数の大きいシステムに
おいては、第1図と第2図に示した従来例を組与合わせ
て使用し、ノ々ス争奪のタイミングに関し伝播遅れ時間
を見込んで遅くする等の方法が採られていた。
ト21がパス要求を行った場合、BROの出力信号はア
ンドダート111〜215を介して下位のユニット22
〜21のBRI端子に入力される。即ち第1図に示し九
従来例に比較してノ童ス畳求は各ユニット21〜21に
対し、r−)−検分の伝播遅れで入力されるため、高速
のパス争奪が可能となる。しかしながら、この方式によ
ればn個のユニットを接続する為には、ms目のユニッ
トにn−1人力のアンドr−トカ必要でTo9、且つ、
各ユニットを結ぶ信1=1 多い場合、各ユニットの回路及び配線が複雑になると言
う欠点が6つえ、%に一般に市販されて馳るICを使用
する場合、8人力のナンドy−トが入手可能な最大のも
の・である為、接続ユニット数を9以上にすることが困
難であった。この為接続ユニット数の大きいシステムに
おいては、第1図と第2図に示した従来例を組与合わせ
て使用し、ノ々ス争奪のタイミングに関し伝播遅れ時間
を見込んで遅くする等の方法が採られていた。
本発明は王妃事情に基づいてなされ丸ものであシ、パス
を使用する各ユニットをグループ分け(複数のブロック
)シ、このプロとり関ならびにブロック内のそれぞれに
1優先度の高いユニットの出力するパス要求が優先fQ
低い全てのユニットに供給される様にt4ス争奪制御の
だめの信号線を布線し、両信号線を利用してパスの使用
権制御を行なうことKよシ、接続ユニット数の多い大規
模なデータ処理システムにおいても簡単なロジックで高
速なノ苛ス争奪制御を行い得るパス争奪制御方式を提供
することを目的とする。
を使用する各ユニットをグループ分け(複数のブロック
)シ、このプロとり関ならびにブロック内のそれぞれに
1優先度の高いユニットの出力するパス要求が優先fQ
低い全てのユニットに供給される様にt4ス争奪制御の
だめの信号線を布線し、両信号線を利用してパスの使用
権制御を行なうことKよシ、接続ユニット数の多い大規
模なデータ処理システムにおいても簡単なロジックで高
速なノ苛ス争奪制御を行い得るパス争奪制御方式を提供
することを目的とする。
以下#I3図以降を使用して本発明に関して鮮明に説明
を行う。
を行う。
tsa図は本発明を実現するデータ処理装置の構成を示
す!ロック図である。図において、31〜31はパス(
図示せず)を使用する各ユニットであり、各ユニット3
1〜31は自身のi4ス要求を出力する端子BRO,と
自身より優先度の高いユニットのパス要求が入力される
端子BRIを持つ。信号ラインsoi〜306は各ユニ
ットJ1〜36におけるBRO端子より出力されるパス
要求信号線であ〉、それぞれアンドダートxzi、sx
z、szsを介して次段に位置するユニットのBRI端
子に供給される・上記各ユニット31〜31は3つのゾ
ロツクに区分され、!ロック内、更KFiブロック関で
/4ス争奪制御がなされる4のである。即ち、上記各ユ
ニットはJ1〜sz、ss〜35,1gのブロックに区
分される。(それぞれBl、82゜B3で図示されてい
る)311〜316はドライバであって、各ユニット3
7−JgOBROfi子上り出力されるパス要求信号が
印加される。
す!ロック図である。図において、31〜31はパス(
図示せず)を使用する各ユニットであり、各ユニット3
1〜31は自身のi4ス要求を出力する端子BRO,と
自身より優先度の高いユニットのパス要求が入力される
端子BRIを持つ。信号ラインsoi〜306は各ユニ
ットJ1〜36におけるBRO端子より出力されるパス
要求信号線であ〉、それぞれアンドダートxzi、sx
z、szsを介して次段に位置するユニットのBRI端
子に供給される・上記各ユニット31〜31は3つのゾ
ロツクに区分され、!ロック内、更KFiブロック関で
/4ス争奪制御がなされる4のである。即ち、上記各ユ
ニットはJ1〜sz、ss〜35,1gのブロックに区
分される。(それぞれBl、82゜B3で図示されてい
る)311〜316はドライバであって、各ユニット3
7−JgOBROfi子上り出力されるパス要求信号が
印加される。
このドライバ311〜31゛6出力はブロック毎にワイ
ヤードオア接続される。即ち、ドライバ311〜313
(ブロック1)出力は信号ツイン321へワイヤードオ
ア接続され、アンドダート:424の一方の入力端子へ
、そして、ドライ/4314〜316(ブロック2)出
力は信号ラインJJJヘワイヤーtオア接続され、上記
アンド?−ト3’24の他方の入力端子へ供給される。
ヤードオア接続される。即ち、ドライバ311〜313
(ブロック1)出力は信号ツイン321へワイヤードオ
ア接続され、アンドダート:424の一方の入力端子へ
、そして、ドライ/4314〜316(ブロック2)出
力は信号ラインJJJヘワイヤーtオア接続され、上記
アンド?−ト3’24の他方の入力端子へ供給される。
上記信号ライン311は、他にブロック2におけるユニ
ット340BRI端子も接続される。
ット340BRI端子も接続される。
上記信号ライン321上を伝播する信号は、ドライノ譬
311〜31M出力のワイヤードオア信号であって、従
ってPツイ/? J I J〜11Bノイスレか1個で
もレベル10”Kなると伝播する信号はレベル′″0”
となる、tた、ライン322上を伝播する信号はドライ
ノ脅314〜316出力のワイヤードオア信号であって
、従ってドライバ114〜11gのいずれか1個でもレ
ベル″O”Kな・ると伝播する信号線レベル10”とな
る。
311〜31M出力のワイヤードオア信号であって、従
ってPツイ/? J I J〜11Bノイスレか1個で
もレベル10”Kなると伝播する信号はレベル′″0”
となる、tた、ライン322上を伝播する信号はドライ
ノ脅314〜316出力のワイヤードオア信号であって
、従ってドライバ114〜11gのいずれか1個でもレ
ベル″O”Kな・ると伝播する信号線レベル10”とな
る。
つt6、ドライI譬311〜S1σは3人力のアンドr
−)と同等の機能を持つ。
−)と同等の機能を持つ。
第4図、第5図は本発明の実施例を示す、それぞれ、各
ユニットが挿入されるカードケージのパックノ4ネル布
線図、各ユニットのパス争奪の丸めの内部回路構成を示
す0図に示す破−41〜4りは各ユニットを示し、a−
fは各ユニット41〜4#の入出力端子を・印がmカ端
子を、・印が入力端子を示す。また−401〜409社
各ユニット41〜−4gの出力端子と入力端子を結ぶ信
号線を示す。尚、図面左端のユニット41が最高優先馴
位を持ち、右端のユニット4#が最低優先頴位會持りも
のとする。一方、5sFi5人力のナンドダートであっ
て、インI者−夕52を介してDタイグフリツf70ツ
ブs too入力端子に供給される@11.54flt
、オーグンコレクタタイグのイン−ぐ一夕である。ss
、siは上述したDタイプフリップ70ツ!、また信号
ツイン506を伝播するクロックは各ユニット共通に使
用される。
ユニットが挿入されるカードケージのパックノ4ネル布
線図、各ユニットのパス争奪の丸めの内部回路構成を示
す0図に示す破−41〜4りは各ユニットを示し、a−
fは各ユニット41〜4#の入出力端子を・印がmカ端
子を、・印が入力端子を示す。また−401〜409社
各ユニット41〜−4gの出力端子と入力端子を結ぶ信
号線を示す。尚、図面左端のユニット41が最高優先馴
位を持ち、右端のユニット4#が最低優先頴位會持りも
のとする。一方、5sFi5人力のナンドダートであっ
て、インI者−夕52を介してDタイグフリツf70ツ
ブs too入力端子に供給される@11.54flt
、オーグンコレクタタイグのイン−ぐ一夕である。ss
、siは上述したDタイプフリップ70ツ!、また信号
ツイン506を伝播するクロックは各ユニット共通に使
用される。
JI6図は@S図に示し九゛実施例の#h作を説明する
タイミングチャートであって、各番号は第5図のそれと
対応する・ 以下、第3図以降を使用して本発明の動作に関し詳細に
説明を行う。
タイミングチャートであって、各番号は第5図のそれと
対応する・ 以下、第3図以降を使用して本発明の動作に関し詳細に
説明を行う。
第3図において、ユニットJ11.12.18を81の
ユニット、ユニットs4.sx、xiをB2のユニット
、ayを13のユニットと称する。
ユニット、ユニットs4.sx、xiをB2のユニット
、ayを13のユニットと称する。
また、各ブロック中の接続信号線(B1で酸ライン30
1と301.12で紘ライン3114と5os)をLl
の信号線、faミッタOII続信号線(ラインSXXと
−322)をL2の信号線と称する。各ユニット31〜
syBノ臂ス要求端子BROと自分より優先度の高いユ
ニットのパス要求を受信する端子BR1を有すbことは
上述し九とお夛である。
1と301.12で紘ライン3114と5os)をLl
の信号線、faミッタOII続信号線(ラインSXXと
−322)をL2の信号線と称する。各ユニット31〜
syBノ臂ス要求端子BROと自分より優先度の高いユ
ニットのパス要求を受信する端子BR1を有すbことは
上述し九とお夛である。
各エエッ)JJ〜1rは共通のタイ建ングに従ってパス
要求及びノ青ヌ便用権の確立を行うものとする、即ち、
パス要求を行う場合、各ユニット31〜S1はBRO出
力を一定のタイミングでレベル″″0”とし、一定のタ
イミングの後にBRI端子入力をチェックし、レベル″
″l”ならパスの使用権を得たと判断するものとする。
要求及びノ青ヌ便用権の確立を行うものとする、即ち、
パス要求を行う場合、各ユニット31〜S1はBRO出
力を一定のタイミングでレベル″″0”とし、一定のタ
イミングの後にBRI端子入力をチェックし、レベル″
″l”ならパスの使用権を得たと判断するものとする。
今、各ユニット31〜31が同時にパス要求を発し九場
合を例にとって説明する。このとき、ユニット31のB
RO出力は、ライン3o1、アンド’y”−トsxxを
介してユニット32.33に伝播される。一方、ユニッ
ト31,32.33のBRO出力は、ドライバ311.
312.313を介し、ライン321上でワイヤードオ
アされ、B2におけるユニット34〜S1へ伝えられる
。
合を例にとって説明する。このとき、ユニット31のB
RO出力は、ライン3o1、アンド’y”−トsxxを
介してユニット32.33に伝播される。一方、ユニッ
ト31,32.33のBRO出力は、ドライバ311.
312.313を介し、ライン321上でワイヤードオ
アされ、B2におけるユニット34〜S1へ伝えられる
。
これによシ、ユニット32〜31のBRI入力はレベル
@″0’ Kなるため、ユニットJJのみがパスの使用
権を得ることになる。
@″0’ Kなるため、ユニットJJのみがパスの使用
権を得ることになる。
上記例において明確な様に、・奇ス要求信号はLlの信
号線によってブロック中に伝えられ、B2の信号線によ
ってブロック間を伝えられる・即ち、ブロック中の優先
度はLlの信号−で、ブロック間の優先度はB2の信号
線で定められる。
号線によってブロック中に伝えられ、B2の信号線によ
ってブロック間を伝えられる・即ち、ブロック中の優先
度はLlの信号−で、ブロック間の優先度はB2の信号
線で定められる。
上記方式の具体的実施例を第4図、第5図に示す。
第4図は各ユニットが挿入される各カードケージのパッ
クノ量ネルノ?ターンを示すものであシ、図中、401
.401は第3図における301゜302に対応し、4
02は321に、4o5゜40#はFe2.30Mに4
04は322にそれぞれ対応する。
クノ量ネルノ?ターンを示すものであシ、図中、401
.401は第3図における301゜302に対応し、4
02は321に、4o5゜40#はFe2.30Mに4
04は322にそれぞれ対応する。
第5図は各二二ツ)Kおける内部回路構成図である。パ
ス要求は、フリッグフロッflsにユニット内′部で発
生するパス要求sagが全ユニット共通のクロック50
#によシラッテされることで開始される。7リツグ7p
ツfallがセットされることによシ・寸ス要求信号出
力1・dはそれぞれレベル″″0”Kなる0次のり四ツ
クの立ち上シにおいて、入力端子b−e−e−fの入力
(自身より優先度の高いユニットの・譬ス要求信号)が
、レベル111で、且つツリッグフロツf55がセット
していれば、即ち、自身がパス要求を発していれば7リ
ツグ70ツグ56がセットし、パスの使用権が得られた
ことを示す信号510がレベル′″l”となる、同時に
、7リツf70ツfilはリセットされ、パス要求出力
はレベル′″l”となる。
ス要求は、フリッグフロッflsにユニット内′部で発
生するパス要求sagが全ユニット共通のクロック50
#によシラッテされることで開始される。7リツグ7p
ツfallがセットされることによシ・寸ス要求信号出
力1・dはそれぞれレベル″″0”Kなる0次のり四ツ
クの立ち上シにおいて、入力端子b−e−e−fの入力
(自身より優先度の高いユニットの・譬ス要求信号)が
、レベル111で、且つツリッグフロツf55がセット
していれば、即ち、自身がパス要求を発していれば7リ
ツグ70ツグ56がセットし、パスの使用権が得られた
ことを示す信号510がレベル′″l”となる、同時に
、7リツf70ツfilはリセットされ、パス要求出力
はレベル′″l”となる。
上記動作は第6図に示したタイミングチャートによ〕理
解されよう。
解されよう。
以上はi、4ス要求信号を2レベルとした場合について
説明したが、他の実施例として3レベルとじ九場合につ
き、第7図、第8図を用いて説明を行う。
説明したが、他の実施例として3レベルとじ九場合につ
き、第7図、第8図を用いて説明を行う。
第7図、第8図は本発明の他の実施例を示す。
それぞれ各ユニットが挿入されるカードケージのパック
・中ネル布線図、各ユニットのパス争奪のための内部構
成回路を示す0図に示す破線11〜#2は挿入される各
ユニットを示し、a〜1は各ユニット11〜SZO入出
力端子を、711〜rziは上記入肛力端子を結ぶ信号
線を示す。
・中ネル布線図、各ユニットのパス争奪のための内部構
成回路を示す0図に示す破線11〜#2は挿入される各
ユニットを示し、a〜1は各ユニット11〜SZO入出
力端子を、711〜rziは上記入肛力端子を結ぶ信号
線を示す。
を九、B1〜B4は各ブロックを、Ll−B3はビペル
を示す。また、91は5人力のナンドr−)であって、
インバータ9jを介してDタイf7リツグ70ッグ91
のD入力端子に供給される。
を示す。また、91は5人力のナンドr−)であって、
インバータ9jを介してDタイf7リツグ70ッグ91
のD入力端子に供給される。
9−3.94.95はオープンコレクタタイ!のインバ
ータであって、D★イグフリッf70ッゾ86のQ出力
を反転出力する。尚、fig、9flは上述したDタイ
プ7リツf70ッグ、信号ライン901を伝播するクロ
ック越谷ユニット共通に使用される。
ータであって、D★イグフリッf70ッゾ86のQ出力
を反転出力する。尚、fig、9flは上述したDタイ
プ7リツf70ッグ、信号ライン901を伝播するクロ
ック越谷ユニット共通に使用される。
第7図の実施例において、信号線713゜122はB1
と82.B3とB4の間の優先度をそれぞれ定め、B3
の信号線がBl、B2とB3.B4の中の優先度を決め
る。
と82.B3とB4の間の優先度をそれぞれ定め、B3
の信号線がBl、B2とB3.B4の中の優先度を決め
る。
第8図祉各ユニットのパス争奪のための内部回路構成を
示す、ところで、第5図に示した実施例との差異はパス
要求出力用のイン、パーク95が1個増えたのみであっ
て、基本1的な構成動作は変らない丸め、こζでの説明
祉省略する。
示す、ところで、第5図に示した実施例との差異はパス
要求出力用のイン、パーク95が1個増えたのみであっ
て、基本1的な構成動作は変らない丸め、こζでの説明
祉省略する。
上述し先様゛に1、本発明方式においては、あるユニッ
トの出力したノ寸ス要求信号は、より優先KO低い全て
の二”二ツ)Kff−)1段分のみの遅れで伝播される
丸め従来よシ高速化される。
トの出力したノ寸ス要求信号は、より優先KO低い全て
の二”二ツ)Kff−)1段分のみの遅れで伝播される
丸め従来よシ高速化される。
また、各ユニット間の配線及び各ユニットが人力する必
要のある信号数も第2図に示した従来例と比較して、は
るかに少くて済む、従って配線ならびに回路展敷の減少
に結びつく・ <、、 、−5本発明方式によれば、
各ユニットのパス争奪゛回路で受信する必袂のある信号
線数は以下の式%式% Li;レベル量に属するユニ ット数、またはブロン ク数 n;レベル数 Umax :接続されるユニット数 第7図に示した実施例を例にとれば、Umax;11L
1におけるユニット数は31.L2は211i1のブー
ツク、L3は2個のレベル20ノロツクからなる・従っ
て、Ll;3.L2:2.L3:2で各ユニットは(3
−1)+(2−1)+(2−1)−4本の信号を受信す
れば良い。
要のある信号数も第2図に示した従来例と比較して、は
るかに少くて済む、従って配線ならびに回路展敷の減少
に結びつく・ <、、 、−5本発明方式によれば、
各ユニットのパス争奪゛回路で受信する必袂のある信号
線数は以下の式%式% Li;レベル量に属するユニ ット数、またはブロン ク数 n;レベル数 Umax :接続されるユニット数 第7図に示した実施例を例にとれば、Umax;11L
1におけるユニット数は31.L2は211i1のブー
ツク、L3は2個のレベル20ノロツクからなる・従っ
て、Ll;3.L2:2.L3:2で各ユニットは(3
−1)+(2−1)+(2−1)−4本の信号を受信す
れば良い。
一様のシステムを第2図に示した従来例で構成した場合
、12誉目の工′エツトは11本の信号を入力しなけれ
ばならない丸めその丸めの回路及び配線が複雑になる。
、12誉目の工′エツトは11本の信号を入力しなけれ
ばならない丸めその丸めの回路及び配線が複雑になる。
本発明方式を用iれば、IiI!!ユニット数に合わせ
てユニットのブロック化を行うことKよシ厳適の設計を
行なえる0例えば100個のユニットをパスに接続する
場合、2レベルのブロック化(IOXIO)を行なえば
、各ユニット線18人力(9+9 )が必要、3レベル
のブロック化(10X2X5)を行なえば、各ユニット
は14人力(9+1+4)が必要、4レベルのブロック
化(2x5x2X5)を行なえば、各ユニットは10人
力(1+4+1+4)が必要となる。災に、7レベルの
ブロック化(2X2X2X2X2X2X2)を行なえば
各ユニットは7本の信号を受信するだけで済むO 以上説″明の如く本発明によれば、ノ9ス簀求信号が接
続ユニットの数に関係なくダート1段分のディレィで隣
接する各ユニットへ伝播される丸め高速のノ奇ス制御が
可能となる。ま九、Im続ユニツF数が多い場合であっ
ても適当な!ロック分けによ少、各ユニットを構成する
回路ならびにユニット間の配線が従来例と比べて簡略化
できる。
てユニットのブロック化を行うことKよシ厳適の設計を
行なえる0例えば100個のユニットをパスに接続する
場合、2レベルのブロック化(IOXIO)を行なえば
、各ユニット線18人力(9+9 )が必要、3レベル
のブロック化(10X2X5)を行なえば、各ユニット
は14人力(9+1+4)が必要、4レベルのブロック
化(2x5x2X5)を行なえば、各ユニットは10人
力(1+4+1+4)が必要となる。災に、7レベルの
ブロック化(2X2X2X2X2X2X2)を行なえば
各ユニットは7本の信号を受信するだけで済むO 以上説″明の如く本発明によれば、ノ9ス簀求信号が接
続ユニットの数に関係なくダート1段分のディレィで隣
接する各ユニットへ伝播される丸め高速のノ奇ス制御が
可能となる。ま九、Im続ユニツF数が多い場合であっ
ても適当な!ロック分けによ少、各ユニットを構成する
回路ならびにユニット間の配線が従来例と比べて簡略化
できる。
第1図、第2図は従来のパス争奪方式を採用したデータ
処理装置の構成例を示す図、第3図は本発明のパス争奪
制御方式を採用したデータ処理装置の構成例を示す図、
第4図゛、第5図社本発明の実施例を示し、それぞれ各
ユニットが挿入されるカードケージのパック/中ネル布
融図、各ユニットのパス争奪のための内部回路構成を示
す、第6図は第5図の動作を示すタイミングチャート、
第7図、第8図は本発明の他の実施例を示しそれぞれ各
ユニットが挿入されるカードケージの・々ツク・母ネル
布線図、各ユニットのパス争奪のための内部回路構成図
を示す・31〜31・・・ユニツ)、17.#7・・・
ナンドデート、5B、S4.9#、In2,9j・・・
インノぐニタ(オーブンコレクタ)、l l −a ’
#t)6,9F・−Dタイプフリツ!フロッ!、31
1〜316・・・ドライノ々、111.3:114・・
・アン)Pダート。
処理装置の構成例を示す図、第3図は本発明のパス争奪
制御方式を採用したデータ処理装置の構成例を示す図、
第4図゛、第5図社本発明の実施例を示し、それぞれ各
ユニットが挿入されるカードケージのパック/中ネル布
融図、各ユニットのパス争奪のための内部回路構成を示
す、第6図は第5図の動作を示すタイミングチャート、
第7図、第8図は本発明の他の実施例を示しそれぞれ各
ユニットが挿入されるカードケージの・々ツク・母ネル
布線図、各ユニットのパス争奪のための内部回路構成図
を示す・31〜31・・・ユニツ)、17.#7・・・
ナンドデート、5B、S4.9#、In2,9j・・・
インノぐニタ(オーブンコレクタ)、l l −a ’
#t)6,9F・−Dタイプフリツ!フロッ!、31
1〜316・・・ドライノ々、111.3:114・・
・アン)Pダート。
Claims (2)
- (1) 複数のユニットが共通のノ々スを介して接続
され、このノ考スを介してユニット間のデータの交信が
なされるr−夕処理装置において、上記ユニットをグル
ーグ化して複数のブロックを構成し、上記データ処理装
置は、上記各ブロック内において優先度の高いユニット
の出力するパス要求がよシ優先度の低い全てのユニット
に供給される如く配線された第1の/4ス争奪制御線な
らびに上記ブロック間において優先鼠の高いプロ゛ツク
の出力するノ々ス要求がよシ優先度の低い全てのブロッ
クに供給される如く配線され九第2の・譬ス争賽制御線
を持ち、・童スに接続された各ユニットは上記第1と第
2の/4ス争奪ll1j御線を使用して/4スの使用権
争奪を行うことを41黴とするノ4ス争奪制御方式。 - (2)複数のブロックによシ更にブロックfII#を構
成し、上記データ処理装置はこの!ロック群間でより優
先度の高い!レフ2群の出力する・寸スー要求がよシ優
先度の低い全ての!レフ2群に供給される如く配線され
九′第3のパス争奪制御線を持ち、パスに接続された各
ユニットは上記第1〜第3のパス争奪制御線を使用して
パスの使用権争奪を行うことを特徴とする特許請求の範
囲第1項記載のt4ス争争奪制御式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18494881A JPS5886625A (ja) | 1981-11-18 | 1981-11-18 | バス争奪制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18494881A JPS5886625A (ja) | 1981-11-18 | 1981-11-18 | バス争奪制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5886625A true JPS5886625A (ja) | 1983-05-24 |
JPH0230533B2 JPH0230533B2 (ja) | 1990-07-06 |
Family
ID=16162150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18494881A Granted JPS5886625A (ja) | 1981-11-18 | 1981-11-18 | バス争奪制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5886625A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150332A (ja) * | 1974-05-22 | 1975-12-02 | ||
JPS56121126A (en) * | 1980-02-26 | 1981-09-22 | Toshiba Corp | Priority level assigning circuit |
-
1981
- 1981-11-18 JP JP18494881A patent/JPS5886625A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150332A (ja) * | 1974-05-22 | 1975-12-02 | ||
JPS56121126A (en) * | 1980-02-26 | 1981-09-22 | Toshiba Corp | Priority level assigning circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0230533B2 (ja) | 1990-07-06 |
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