JPS5885362U - 半導体集積装置 - Google Patents

半導体集積装置

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Publication number
JPS5885362U
JPS5885362U JP18115081U JP18115081U JPS5885362U JP S5885362 U JPS5885362 U JP S5885362U JP 18115081 U JP18115081 U JP 18115081U JP 18115081 U JP18115081 U JP 18115081U JP S5885362 U JPS5885362 U JP S5885362U
Authority
JP
Japan
Prior art keywords
conductivity type
field effect
insulated gate
region
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18115081U
Other languages
English (en)
Inventor
和夫 近藤
松本　「し」三
秋武　勇夫
Original Assignee
株式会社日立製作所
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Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to JP18115081U priority Critical patent/JPS5885362U/ja
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Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来例説明のためのインバータ回路、第２図は
従来例および本考案説明のためのインバータ回路、第３
図は従来例の半導体集積装置の構造断面図、第４図は部
分回路図、第５図は本考案実施の半導体集積装置の構造
断面図である。 ２・・・・・・Ｐ型ＭＯ３）ランジスタ、３・・・・・
・Ｎ型ＭＯ３）ランジスタ、５・・・・・・負荷容量、
６・・曲双極トランジスタ、８．　９．　１３．　１６
．　２４・・・・・・ｎ型半導体領域、１０．　１１．
　１２．　１４．　１５・・・・・・ｐ型半導体領域、
２１・・・・・・寄生ｐｎｐ　）ランジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１導電型半導体基板中に互いに隔離されて形成された
    １対の第２導電型ソース・ドレイン領域を有する第１の
    絶縁ゲート型電界効果型トランジスタと、該半導体基板
    中に形成された第２導電型の半導体領域中に互いに隔離
    されて形成された１対の第１導電型ソース・ドレイン領
    域を有する第２の絶縁ゲート型電界効果型トランジスタ
    と該半導体基板中に該第２導電型半導体領域と同時に形
    成された第２導電型ベース領域と、このベース領域中に
    互いに隔離されて、該第２の絶縁ゲート型電界効果トラ
    ンジスタのソース番ドレイン領域と同時に形成された第
    １導電型コレクタ領域とエミッタ領域とから成る双極ト
    ランジスタを具備してなり、該第１および第２の絶縁ゲ
    ート型トランジスタで構成される回路の出力電極を該双
    極トランジスタのベース電極に接続して成ることを特徴
    とする半導体集積装置。
JP18115081U 1981-12-07 1981-12-07 半導体集積装置 Pending JPS5885362U (ja)

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JP18115081U JPS5885362U (ja) 1981-12-07 1981-12-07 半導体集積装置

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JPS5885362U true JPS5885362U (ja) 1983-06-09

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314584A (en) * 1976-07-26 1978-02-09 Hitachi Ltd Forming method for mosic and bipolar ic on one semiconductor substrate
JPS564269A (en) * 1979-06-25 1981-01-17 Hitachi Ltd Bipolar cmos semiconductor device and manufacture thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314584A (en) * 1976-07-26 1978-02-09 Hitachi Ltd Forming method for mosic and bipolar ic on one semiconductor substrate
JPS564269A (en) * 1979-06-25 1981-01-17 Hitachi Ltd Bipolar cmos semiconductor device and manufacture thereof

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