JPS5868298A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPS5868298A JPS5868298A JP56164066A JP16406681A JPS5868298A JP S5868298 A JPS5868298 A JP S5868298A JP 56164066 A JP56164066 A JP 56164066A JP 16406681 A JP16406681 A JP 16406681A JP S5868298 A JPS5868298 A JP S5868298A
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- JP
- Japan
- Prior art keywords
- circuit
- polarity
- output
- shift register
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ入力に対し極性正転、極性反転の２つ
の出力を同時に得るシフトレジスタ回路Ｋｌ）、特に、
前記出力間の位相差を実質的に零とするシフトレジスタ
回路に関する。
の出力を同時に得るシフトレジスタ回路Ｋｌ）、特に、
前記出力間の位相差を実質的に零とするシフトレジスタ
回路に関する。
第１図に従来のシフトレジスタの基本回路を示す。
第１図においてＴＧＩは、クロック１が高レベルの時導
Ａしてなるマスタ一部のトランスミック冒ンゲー）、Ｔ
Ｇ２は、クロックφが高レベルの時導通となるスレーブ
部のト２ンスミッシッンゲートで６夛、Ｇｌ、Ｇ２はイ
／パータである。
Ａしてなるマスタ一部のトランスミック冒ンゲー）、Ｔ
Ｇ２は、クロックφが高レベルの時導通となるスレーブ
部のト２ンスミッシッンゲートで６夛、Ｇｌ、Ｇ２はイ
／パータである。
このシフトレジスタの入力はＤｌで、Ｓｂ、入力に対し
正転出力Ｑ１が出力される。この回路において、入力Ｄ
Ｉに対し、極性反転出力Ｑ１も同時に得ようとした時、
第２図に示すように正転出力Ｑ１を入力とするイ／パー
タＧ３を第１図の回路に追加し、その出力をシフトレジ
スタの極性反転出力Ｑ１とするのが一般的である。
正転出力Ｑ１が出力される。この回路において、入力Ｄ
Ｉに対し、極性反転出力Ｑ１も同時に得ようとした時、
第２図に示すように正転出力Ｑ１を入力とするイ／パー
タＧ３を第１図の回路に追加し、その出力をシフトレジ
スタの極性反転出力Ｑ１とするのが一般的である。
この従来回路におけるクロック波形及び、関連ノードの
信号波形を第３図に示す。
信号波形を第３図に示す。
ここでφ、φは当回路のクロック、ＤＩ ＋ Ｑｓ ＋
Ｑｌはそれぞれシフトレジスタの入力データ、極性正
転出力、極性反転出力で６る。
Ｑｌはそれぞれシフトレジスタの入力データ、極性正
転出力、極性反転出力で６る。
今、入力Ｄ１が高レベルから低レベルに変化し九場合を
考える。Ｄｌの低レベルはトランスイッシ璽ンゲー）Ｔ
ＧＩが導通時（ＩＴ＝高レベル）の期間に読み込まれ、
インバータＧｌで反転されＱｒで示される波形となる。
考える。Ｄｌの低レベルはトランスイッシ璽ンゲー）Ｔ
ＧＩが導通時（ＩＴ＝高レベル）の期間に読み込まれ、
インバータＧｌで反転されＱｒで示される波形となる。
次に、ト２ンスミッシ冒ンゲートＴＧ２が導通時（φ＝
高レベル）の期間に前記Ｑｒの状態（高レベル）が読み
込まれ、後続するインバータＧ２で再度極性反転され、
結局シフトレジスタの入力ＤＩに対する極性正転出力と
しそＱｌが得られる。
高レベル）の期間に前記Ｑｒの状態（高レベル）が読み
込まれ、後続するインバータＧ２で再度極性反転され、
結局シフトレジスタの入力ＤＩに対する極性正転出力と
しそＱｌが得られる。
一方、極性反転出力Ｑ１は、極性正転出力Ｑの変化をイ
ンバータＧ３で受けて極性反＠きれて得られる。
ンバータＧ３で受けて極性反＠きれて得られる。
この過程で、第３図に示すように、インバータＧ３のゲ
ート遅れ時間の為、極性正転出力Ｑ１と、極性反転出力
Ｑ１０間には位相差１が生じる。この位相差は、動作上
無駄な時間であシ、特に高速動作を必要とする回路では
損失が大きく、かつ後続回路の誤動作を招くおそれがあ
る。
ート遅れ時間の為、極性正転出力Ｑ１と、極性反転出力
Ｑ１０間には位相差１が生じる。この位相差は、動作上
無駄な時間であシ、特に高速動作を必要とする回路では
損失が大きく、かつ後続回路の誤動作を招くおそれがあ
る。
本発明は上記点に鑑みなされ九もので、読み込みデータ
を読み込みり費ツクによって人力する第１の回路と、こ
の第１の回路に接続され前記読み込みデータに対し読み
出しクロッ′りによって極性正転出力を出力する第２の
回路と、この第２の回路と並列に前記第１の回路に接続
され前記読み出しクロックによって前記極性正転出力と
位相差を実質的に零とし、かつ前記読み込みデータに対
し極性反転出力を出力する第３の回路とを具備したこと
によって、高周波回路に用いて好適なシフトレジスタ回
路を提供することを目的とするものである。
を読み込みり費ツクによって人力する第１の回路と、こ
の第１の回路に接続され前記読み込みデータに対し読み
出しクロッ′りによって極性正転出力を出力する第２の
回路と、この第２の回路と並列に前記第１の回路に接続
され前記読み出しクロックによって前記極性正転出力と
位相差を実質的に零とし、かつ前記読み込みデータに対
し極性反転出力を出力する第３の回路とを具備したこと
によって、高周波回路に用いて好適なシフトレジスタ回
路を提供することを目的とするものである。
以下、図面を参照して本発明を実施例に基き詳＃１Ｋｉ
ｌ！明する。第４図は、本発明にかかるシフトレジスタ
回路を示す図である。
ｌ！明する。第４図は、本発明にかかるシフトレジスタ
回路を示す図である。
Ｔｅ３はクロック蔓が高レベルの時導通となるマスタ一
部のトランスミッシ冒ンゲート、Ｔｅ４．Ｔｅ３は、ク
ロックφが高レベルの時導通となるスレーブ部のトラン
スミッシ璽ングートである。 Ｇ４．Ｇ５゜Ｇ６．ＧＶ
は、インバータでおる。そしてこのシフトレジスタの入
力はＤ４であ、９ Ｄ４ Ｋ対する極性正転出力はｑ、
極性反転出力はｑである。
部のトランスミッシ冒ンゲート、Ｔｅ４．Ｔｅ３は、ク
ロックφが高レベルの時導通となるスレーブ部のトラン
スミッシ璽ングートである。 Ｇ４．Ｇ５゜Ｇ６．ＧＶ
は、インバータでおる。そしてこのシフトレジスタの入
力はＤ４であ、９ Ｄ４ Ｋ対する極性正転出力はｑ、
極性反転出力はｑである。
本発明の回路におけるクロック波形及び、関連ノードの
信号波形を第５図に示す。ここでφ、蔓は惰回路のクロ
ック、Ｄ４ ｅ Ｇ４ ｅ Ｇ４はそれぞれシフトレジ
スタの入力データ、極性正転出力、ｍ性反転出力である
。
信号波形を第５図に示す。ここでφ、蔓は惰回路のクロ
ック、Ｄ４ ｅ Ｇ４ ｅ Ｇ４はそれぞれシフトレジ
スタの入力データ、極性正転出力、ｍ性反転出力である
。
今、入力Ｄ４が高レベルから低レベルに変化した場合を
考える。Ｄ４の低レベルがトランスミツシ冒／ゲー）Ｔ
ｅ３が導通時（ｉ−高レベル）の期間に読み込まれ、Ｔ
ｅ４が導通時（φ＝高レベル）の期間で極性正転出力Ｑ
４が得られる過程は、それぞれ従来例に対応するので便
宜上省略する。
考える。Ｄ４の低レベルがトランスミツシ冒／ゲー）Ｔ
ｅ３が導通時（ｉ−高レベル）の期間に読み込まれ、Ｔ
ｅ４が導通時（φ＝高レベル）の期間で極性正転出力Ｑ
４が得られる過程は、それぞれ従来例に対応するので便
宜上省略する。
一方本発明の特徴としている極性反転出力Ｑ４は以下の
過程で得られる。前記インバータＧ４の出力頃は、クロ
ックφ、￥に無関係なインバータＧ５により極性反転さ
れ第５図中東で示す波形となる。
過程で得られる。前記インバータＧ４の出力頃は、クロ
ックφ、￥に無関係なインバータＧ５により極性反転さ
れ第５図中東で示す波形となる。
その後トランスミッシ曹ングートＴＧ５が導通時（φ＝
高レベル）の期間に前記Ｑ４の状態（低レベル）が睨み
込まれ、後続するインバータＧ７で極性反転され、結局
シフトレジスタの入力Ｄ４に対して極性反転の出力とし
てＧ４が得られる。
高レベル）の期間に前記Ｑ４の状態（低レベル）が睨み
込まれ、後続するインバータＧ７で極性反転され、結局
シフトレジスタの入力Ｄ４に対して極性反転の出力とし
てＧ４が得られる。
ここでトランスミッシ曹ンゲー） Ｔｅ４ 、 Ｔｅ３
ハ同一クロックφに同期して動作するため、り７トレ
ジスタ出力、Ｑ、’Ｗ間の位相差は零となシ、理想的な
動作を達成する。
ハ同一クロックφに同期して動作するため、り７トレ
ジスタ出力、Ｑ、’Ｗ間の位相差は零となシ、理想的な
動作を達成する。
従りて、従来回路では正転出力と反転出力の位相が＾な
り、回路の安定性及び高速性において、問題があったが
本発明回路によれば、正転出力と反転出力の位相差を実
質的に零にでき、高周波回路に用いて好適なシフトレジ
スタを提供することができる。
り、回路の安定性及び高速性において、問題があったが
本発明回路によれば、正転出力と反転出力の位相差を実
質的に零にでき、高周波回路に用いて好適なシフトレジ
スタを提供することができる。
第１図は従来のシフトレジスタ回路を示す図、第２図は
従来の正転出力２反転出方を同時に得る回路を示す図、
第３図は第２図に示す回路を説明するための波形図、第
４図は本発明にかかるシフトレジスタ回路を示す図、第
５図は第４図に示す回路を説明するための波形図である
０図において、ＴＧｌ−Ｔｅ３・・・トランスミッシ胃
ンゲート。 Ｇ１〜の・・・・・インバータ、Ｄ４・・・入 力。 Ｑ、Ｑ・・・出 力、 φ、φ・・・クロック
。 （７３１７） 代理人 弁理士 則近憲佑 （ほか１
名）！１図 第２図 ＄３図 不 第４図 ′４５′口 １ １ １ １
従来の正転出力２反転出方を同時に得る回路を示す図、
第３図は第２図に示す回路を説明するための波形図、第
４図は本発明にかかるシフトレジスタ回路を示す図、第
５図は第４図に示す回路を説明するための波形図である
０図において、ＴＧｌ−Ｔｅ３・・・トランスミッシ胃
ンゲート。 Ｇ１〜の・・・・・インバータ、Ｄ４・・・入 力。 Ｑ、Ｑ・・・出 力、 φ、φ・・・クロック
。 （７３１７） 代理人 弁理士 則近憲佑 （ほか１
名）！１図 第２図 ＄３図 不 第４図 ′４５′口 １ １ １ １
Claims (1)
- 読み込みデータを読み込みクロックによって入力する第
１の回路と、この第１の回路に接続され前記読み込みデ
ータに対し読み出しクロックによって極性正転出力を出
力する第２の回路と、この第２の回路と並列に前記第１
の回路に接続され前記読み出しクロックによりて前記極
性正転出力と位相差を実質的に零とし、かつ前記読み込
みデータに対し極性反転出力を出力する第３の回路とを
具備したことを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164066A JPS5868298A (ja) | 1981-10-16 | 1981-10-16 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164066A JPS5868298A (ja) | 1981-10-16 | 1981-10-16 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868298A true JPS5868298A (ja) | 1983-04-23 |
| JPS6142356B2 JPS6142356B2 (ja) | 1986-09-20 |
Family
ID=15786129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164066A Granted JPS5868298A (ja) | 1981-10-16 | 1981-10-16 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075121A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | フリツプ・フロツプ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091115U (ja) * | 1973-12-19 | 1975-08-01 | ||
| JPS5690499U (ja) * | 1979-12-14 | 1981-07-18 |
-
1981
- 1981-10-16 JP JP56164066A patent/JPS5868298A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091115U (ja) * | 1973-12-19 | 1975-08-01 | ||
| JPS5690499U (ja) * | 1979-12-14 | 1981-07-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075121A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | フリツプ・フロツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142356B2 (ja) | 1986-09-20 |
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