JPS5867038A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5867038A JPS5867038A JP56165391A JP16539181A JPS5867038A JP S5867038 A JPS5867038 A JP S5867038A JP 56165391 A JP56165391 A JP 56165391A JP 16539181 A JP16539181 A JP 16539181A JP S5867038 A JPS5867038 A JP S5867038A
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- Japan
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- level
- voltage
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- semiconductor integrated
- integrated circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に入力電圧レベ
ルを変えて多種の動作モードを作り出す装置に関する・ 近年、集積化技術の目覚しい進歩によ５ ＬＳＩ（大規
模集積回路）などの半導体集積回路における高集積化お
よび多機能化の傾向が著しい。またこれに伴うて必要と
される特注評価テストの項目も増え、したがって入力ピ
ンの故は増大される傾向にある。
ルを変えて多種の動作モードを作り出す装置に関する・ 近年、集積化技術の目覚しい進歩によ５ ＬＳＩ（大規
模集積回路）などの半導体集積回路における高集積化お
よび多機能化の傾向が著しい。またこれに伴うて必要と
される特注評価テストの項目も増え、したがって入力ピ
ンの故は増大される傾向にある。
しかし、半導体集積回路において上記ピンの数が増大す
るというむとは、使用するノ４ツケーノに制約を与える
だけでなく製造コストを上げることＫもなシ、さらに電
気的な信頼性を低下する要因ともなる。
るというむとは、使用するノ４ツケーノに制約を与える
だけでなく製造コストを上げることＫもなシ、さらに電
気的な信頼性を低下する要因ともなる。
本発明は上記実情に鑑みてなされたものであり、多種の
動作モードを入力ピンの故を増やさずに作り出し得る半
導体集積回路装置を提供することを目的とする。
動作モードを入力ピンの故を増やさずに作り出し得る半
導体集積回路装置を提供することを目的とする。
本発明によれば、半導体集積回路の内部に咳半導体集積
回路の１つの入力ピンに対して並列に接続されそれぞれ
異なるスレブシ曽ルド電圧が設定された複数のシーミ、
トトリ１回路を設け、上記１つの入力ピンに与える入力
電ＩＩＥの電圧レベルをこれらシシミットトリガ回路の
各スレヴシロルド電圧に対応して置数段階に変えること
によシ上記半導体集積回路の複数種類の動作モードを得
るための複数ノターンの動作信号を形成する屯のである
。 １゛ なお、シーミツトトリガ回路を従来の半導体集積回路装
置のバッファに並列に併設する場合にはコノバッファの
スレ、シールド電圧と４ナルｘ ｔｚッシ璽ルド電圧を
有するシエミットトリガ回路を１つ増設するだけで十分
な効果が得られるものであり（この場合、入力ピンを１
つ増やしたことと等価になる）、併設するシエミプトト
リガ回路の数を増やす毎にその効果もさらに増大する。
回路の１つの入力ピンに対して並列に接続されそれぞれ
異なるスレブシ曽ルド電圧が設定された複数のシーミ、
トトリ１回路を設け、上記１つの入力ピンに与える入力
電ＩＩＥの電圧レベルをこれらシシミットトリガ回路の
各スレヴシロルド電圧に対応して置数段階に変えること
によシ上記半導体集積回路の複数種類の動作モードを得
るための複数ノターンの動作信号を形成する屯のである
。 １゛ なお、シーミツトトリガ回路を従来の半導体集積回路装
置のバッファに並列に併設する場合にはコノバッファの
スレ、シールド電圧と４ナルｘ ｔｚッシ璽ルド電圧を
有するシエミットトリガ回路を１つ増設するだけで十分
な効果が得られるものであり（この場合、入力ピンを１
つ増やしたことと等価になる）、併設するシエミプトト
リガ回路の数を増やす毎にその効果もさらに増大する。
以下、本発明に係る半導体集積回路装置について添附図
面の実施例を参照し、＃＃に説明する。
面の実施例を参照し、＃＃に説明する。
第１図に本発明に係る半導体集積回路装置の一＃Ｉ１図
において、Ｐはこの半導体集積回路の１つの入力ピンで
あ！り、１０はバッファＢＦおよび該インイータ！Ｖと
異なるスレ、シールド電圧が設定されさらに各々もスレ
ッシ璽ルド電圧が異なるシェミッ））！Ｊｆｆ回路Ｓ丁
、〜ＳＴユの並列回路によって構成される入力選択回路
であり、２０は該入力゛選択回路１Ｇから出力される論
理信号をデコードしてこの半導体集積回路の動作モード
を指定するモード信号ＭｏＤＩｃ１〜ＭＯＤＩ ２°を
出力するデコーダである。
において、Ｐはこの半導体集積回路の１つの入力ピンで
あ！り、１０はバッファＢＦおよび該インイータ！Ｖと
異なるスレ、シールド電圧が設定されさらに各々もスレ
ッシ璽ルド電圧が異なるシェミッ））！Ｊｆｆ回路Ｓ丁
、〜ＳＴユの並列回路によって構成される入力選択回路
であり、２０は該入力゛選択回路１Ｇから出力される論
理信号をデコードしてこの半導体集積回路の動作モード
を指定するモード信号ＭｏＤＩｃ１〜ＭＯＤＩ ２°を
出力するデコーダである。
また、第２図あるいは第３図はそれぞれ上記入力選択回
路１０におけるノ４ダファＢＦおよびシェミ、トトリガ
回路ＢＴ、〜８Ｔ、の入出力４？性例を示す図でＴｏり
、以下この第２図、第３図を参照して上述した実施例装
置の動作を説明する。
路１０におけるノ４ダファＢＦおよびシェミ、トトリガ
回路ＢＴ、〜８Ｔ、の入出力４？性例を示す図でＴｏり
、以下この第２図、第３図を参照して上述した実施例装
置の動作を説明する。
なお、第２図あるいは第３図において上記入力ピンＰへ
の印加電圧（入力電圧）ｖ４のうちＶユ。
の印加電圧（入力電圧）ｖ４のうちＶユ。
はシ島ミ、トトリガ回路ＳＴｎの低レベルスレ、シール
ド電圧、ｖ、Ｌはシェミ、トトリｆ回路ＳＴ、の低しペ
ルス、し、シッル）’電ＥＥ、ｖｏはバ、７アＢＦのス
レッシ曹ルド電圧、ｖ１Ｍハシェξットトリガ回路８Ｔ
、の高レベルスレッシ１ルド電圧、ｖｎＩＩはシ為ミ、
トトリが回路８Ｔユの高レベルスレッシ１ルド電圧であ
り、さらにＨ！はシェミットトリガ回路８Ｔ、のヒステ
リシス電圧、Ｈｌｌはシェミットトリガ回路ＳＴ の
ヒステリシス電圧である。九だし、ｌａ電圧Ｖｎｘ、
”” Ｖ、Ｌ Ｉ ＶＩ Ｂ ”” Ｖ、Ｈｒ Ｈ＊
〜Ｈ雪（第２図のみ該当）の各間は図示を省略したシ１
ミツトトリガが回路ＳＴ２〜５Ｔｎ−１によりて適〜宜
に補間されている。
ド電圧、ｖ、Ｌはシェミ、トトリｆ回路ＳＴ、の低しペ
ルス、し、シッル）’電ＥＥ、ｖｏはバ、７アＢＦのス
レッシ曹ルド電圧、ｖ１Ｍハシェξットトリガ回路８Ｔ
、の高レベルスレッシ１ルド電圧、ｖｎＩＩはシ為ミ、
トトリが回路８Ｔユの高レベルスレッシ１ルド電圧であ
り、さらにＨ！はシェミットトリガ回路８Ｔ、のヒステ
リシス電圧、Ｈｌｌはシェミットトリガ回路ＳＴ の
ヒステリシス電圧である。九だし、ｌａ電圧Ｖｎｘ、
”” Ｖ、Ｌ Ｉ ＶＩ Ｂ ”” Ｖ、Ｈｒ Ｈ＊
〜Ｈ雪（第２図のみ該当）の各間は図示を省略したシ１
ミツトトリガが回路ＳＴ２〜５Ｔｎ−１によりて適〜宜
に補間されている。
さて、第２図に示すようにシエミ、トトリガ回Ｍ ＳＴ
、〜ＳＴｎのヒステリシス電圧［１〜Ｈ，のヒステリシ
ス電圧Ｈ１〜Ｈ！１を適宜に変えてこれら回路ＳＴ、〜
ＳＴｎの各スレ、シールド電圧が異なるように設定した
場合、上記入力ビンＰに印加する電圧Ｖ のレベルを接
地レベル０から所定の正電圧し！に ペル■。まで徐々に上げることによってバッファＢＰ、
シ 島 ミ ヴ ト ト リ メｒ 回
＠ ８Ｔ、 ｌ ・・・、 シ エ ミ 、 ト
トリガ回路８Ｔ の順にその出力電圧ｖｏ ｕｔのレ
ベルが所定の正電圧レベルｖＤＤから接地レベルＯに変
化する。また逆に、上記入力ピンＰに印加する電圧ｖ４
のレベルを所定の正電位レベルｖＤＤから接地レベル０
へ徐々に下げるとパ９７アＢＦ、シ為ミツトトリガ回＠
８Ｔ、 ｔ・・・、シ島ミ、トトリが回路ＢＴ１の１
！［Ｋその出力電圧ｖｏｗｔのレベルが接地レベル０か
ら所定の正電圧レベルｖＤＤに変化する。
、〜ＳＴｎのヒステリシス電圧［１〜Ｈ，のヒステリシ
ス電圧Ｈ１〜Ｈ！１を適宜に変えてこれら回路ＳＴ、〜
ＳＴｎの各スレ、シールド電圧が異なるように設定した
場合、上記入力ビンＰに印加する電圧Ｖ のレベルを接
地レベル０から所定の正電圧し！に ペル■。まで徐々に上げることによってバッファＢＰ、
シ 島 ミ ヴ ト ト リ メｒ 回
＠ ８Ｔ、 ｌ ・・・、 シ エ ミ 、 ト
トリガ回路８Ｔ の順にその出力電圧ｖｏ ｕｔのレ
ベルが所定の正電圧レベルｖＤＤから接地レベルＯに変
化する。また逆に、上記入力ピンＰに印加する電圧ｖ４
のレベルを所定の正電位レベルｖＤＤから接地レベル０
へ徐々に下げるとパ９７アＢＦ、シ為ミツトトリガ回＠
８Ｔ、 ｔ・・・、シ島ミ、トトリが回路ＢＴ１の１
！［Ｋその出力電圧ｖｏｗｔのレベルが接地レベル０か
ら所定の正電圧レベルｖＤＤに変化する。
し九がうて、上記入力電圧Ｖ工、のレベルを接地レベル
Ｏと所定の正電圧レベルｖＤＤとの間（正確にはシ＆ミ
、トトリガ回路８Ｔ の各スレ、シ田ルド電圧ｖ、Ｌ
−ｖＩｌｌＩ間）の任意のレベルに種々設定する毎にパ
ヴファＢＦおよびシェミ、トトリガ回路８！、〜ＢＴ１
からは上記入力電圧ｖＸＮの種々設定レベルに対応した
複数の／ヤターンの出力が得られ、さらにこれら出力を
デコードするｒニーダ２０からは上記複数のｄターンに
対応した複数のモード信号）＆）ＤＩＣＩ−ＮＯＤ鳶２
１が得られる。半導体集積回路はモード信号１＆）Ｄｉ
：１〜ＭＯＤＨ２−のうち上記入力電圧Ｖ、、 Ｏ設定
レベルに対応して得られた当該モード信号に基づいて動
作モードを決定しこれを実行する。
Ｏと所定の正電圧レベルｖＤＤとの間（正確にはシ＆ミ
、トトリガ回路８Ｔ の各スレ、シ田ルド電圧ｖ、Ｌ
−ｖＩｌｌＩ間）の任意のレベルに種々設定する毎にパ
ヴファＢＦおよびシェミ、トトリガ回路８！、〜ＢＴ１
からは上記入力電圧ｖＸＮの種々設定レベルに対応した
複数の／ヤターンの出力が得られ、さらにこれら出力を
デコードするｒニーダ２０からは上記複数のｄターンに
対応した複数のモード信号）＆）ＤＩＣＩ−ＮＯＤ鳶２
１が得られる。半導体集積回路はモード信号１＆）Ｄｉ
：１〜ＭＯＤＨ２−のうち上記入力電圧Ｖ、、 Ｏ設定
レベルに対応して得られた当該モード信号に基づいて動
作モードを決定しこれを実行する。
また、第３図に示すようにシ為ミヅトトリ１回路ＳＴ１
〜ＳＴｎのヒステリシス電圧Ｈ１〜Ｈｎは一定とし、こ
れら回路ＳＴ１〜ＳＴｎのスレッシールド電圧のみが各
員なるように設定することもできる。
〜ＳＴｎのヒステリシス電圧Ｈ１〜Ｈｎは一定とし、こ
れら回路ＳＴ１〜ＳＴｎのスレッシールド電圧のみが各
員なるように設定することもできる。
この場合上記入力ピンＰに印加する電圧ｖ１Ｎのレベル
を接地レベルＯから所定の正電圧レベルｖＤＩ）まで徐
々に上げることによシバ、７７ＢＦ、シバミットトリガ
回路ＳＴ１．・・・、シエミ、トトリガ回路ＳＴ の
順にそ゛の出力電圧Ｖ。。７のレベルが所定の正電圧レ
ベルｖＤＤから接地レベル０に変化することは第２図に
示した特性のものと同様であるが１．」逆に上記入力ピ
ンＰに印加する電圧ｖＩ）ｆのレベルを所定の正電位し
′ペルＶＤＤから接地レベル０へ徐々に下げ九場合はパ
、ファＢＦ、シエ＜ｖ））りガ回路ＳＴ 、・・・、シ
バミットトリガ回路ＳＴ、というように第２図に示した
特性のものとは異なった１屓序でその出力電圧Ｖ。。７
０レベルが接地レベルＯから所定の正電圧レベルＶＤＤ
に変化する。ただしこの場合においても上記入力電圧ｖ
ＸＮのレベルを接地レベル０と所定の正電圧レベルｖＤ
Ｄとの間（正確にはシバミットトリガ回路ＢＴ、の低レ
ベルごレッジ曹ルド電圧ｖ、１とシバミットトリガ回路
ＳＴｎの高レイルスレ、シ璽ルド電圧ｖｎＭとの関）の
任意のレベルに種々設定する毎にノ９，７７ＢＦおよび
シーミツトトリガ回路８Ｔ、〜８Ｔｎからは上記入力電
圧Ｖ□の種々設定レベルに対応した複数のノ臂ターンの
出力が得られ、さらにデコーダ２０からもこの複数のノ
臂ターンに対応した複数のモード信号ＭＯＤ！： １〜
ＩＩＩＱＤＩ ２” カ得られるＯさらにこの実施例装
置においては、上記シエミ、トトリガ回路Ｓ丁、〜Ｓ！
として上述した第２図の４？性を有するシュミツ１１
９１回路と第３図の４１性を有するシーミツトトリガ回
路とを混合して用いることもできる。すなわちこの場合
、入力電圧ｖ４のレベルを上述したように接地レベルＯ
と所定の正電圧レベルｖＤＤとの間の任意のレベルに種
々設定する毎にパ９７７ＢＦおよびシエミットトリガ回
路ＢＴ、〜８Ｔユからは上記入力電圧ｖＩＮの種々設定
レベルに対応して前述した例とはさらに異なり九複数の
パターンの出力が得られ、デコーダ２０からもこの複数
のノやターンに対応した複数のモード信号ＭＯＤＥＩ〜
ＭＯＤＥ２”が得られる。
を接地レベルＯから所定の正電圧レベルｖＤＩ）まで徐
々に上げることによシバ、７７ＢＦ、シバミットトリガ
回路ＳＴ１．・・・、シエミ、トトリガ回路ＳＴ の
順にそ゛の出力電圧Ｖ。。７のレベルが所定の正電圧レ
ベルｖＤＤから接地レベル０に変化することは第２図に
示した特性のものと同様であるが１．」逆に上記入力ピ
ンＰに印加する電圧ｖＩ）ｆのレベルを所定の正電位し
′ペルＶＤＤから接地レベル０へ徐々に下げ九場合はパ
、ファＢＦ、シエ＜ｖ））りガ回路ＳＴ 、・・・、シ
バミットトリガ回路ＳＴ、というように第２図に示した
特性のものとは異なった１屓序でその出力電圧Ｖ。。７
０レベルが接地レベルＯから所定の正電圧レベルＶＤＤ
に変化する。ただしこの場合においても上記入力電圧ｖ
ＸＮのレベルを接地レベル０と所定の正電圧レベルｖＤ
Ｄとの間（正確にはシバミットトリガ回路ＢＴ、の低レ
ベルごレッジ曹ルド電圧ｖ、１とシバミットトリガ回路
ＳＴｎの高レイルスレ、シ璽ルド電圧ｖｎＭとの関）の
任意のレベルに種々設定する毎にノ９，７７ＢＦおよび
シーミツトトリガ回路８Ｔ、〜８Ｔｎからは上記入力電
圧Ｖ□の種々設定レベルに対応した複数のノ臂ターンの
出力が得られ、さらにデコーダ２０からもこの複数のノ
臂ターンに対応した複数のモード信号ＭＯＤ！： １〜
ＩＩＩＱＤＩ ２” カ得られるＯさらにこの実施例装
置においては、上記シエミ、トトリガ回路Ｓ丁、〜Ｓ！
として上述した第２図の４？性を有するシュミツ１１
９１回路と第３図の４１性を有するシーミツトトリガ回
路とを混合して用いることもできる。すなわちこの場合
、入力電圧ｖ４のレベルを上述したように接地レベルＯ
と所定の正電圧レベルｖＤＤとの間の任意のレベルに種
々設定する毎にパ９７７ＢＦおよびシエミットトリガ回
路ＢＴ、〜８Ｔユからは上記入力電圧ｖＩＮの種々設定
レベルに対応して前述した例とはさらに異なり九複数の
パターンの出力が得られ、デコーダ２０からもこの複数
のノやターンに対応した複数のモード信号ＭＯＤＥＩ〜
ＭＯＤＥ２”が得られる。
なお、第１図に示した実施例装置では従来装置の入力回
路に用いられているバッフ７ＢＦを１つタケ用い、該バ
ッファのスレヅシ曹ルド電王ト各員なるスレ、シ曹ルド
電圧を有するシーミツトトリガ回路ＳＴ、〜５Ｔｎ（こ
の場合１つだけでもよい）をこれに並列に併設するよう
構成したが、必ずしもこのバッファＢＦに上記シーミツ
トトリガ回路を併設することはない。すなわち、１つの
入力ピンに対して各員なるスレ、シ嘗ルド電圧を有する
シーミツトトリガ回路を複数個並列に接続するだけでも
上記と同様の効果を得る・ことができる。要は、１つの
入力ピンに対して各員なるスレッシ冒ルド電圧を有する
入力回路を複数個並列に接続し、上記入力ピンに印加さ
れる電ＦＥ（Ｄレベルに応じてこれら入力回路から複数
ピット複数）９ターンの信号が出力される構成であれば
よい。
路に用いられているバッフ７ＢＦを１つタケ用い、該バ
ッファのスレヅシ曹ルド電王ト各員なるスレ、シ曹ルド
電圧を有するシーミツトトリガ回路ＳＴ、〜５Ｔｎ（こ
の場合１つだけでもよい）をこれに並列に併設するよう
構成したが、必ずしもこのバッファＢＦに上記シーミツ
トトリガ回路を併設することはない。すなわち、１つの
入力ピンに対して各員なるスレ、シ嘗ルド電圧を有する
シーミツトトリガ回路を複数個並列に接続するだけでも
上記と同様の効果を得る・ことができる。要は、１つの
入力ピンに対して各員なるスレッシ冒ルド電圧を有する
入力回路を複数個並列に接続し、上記入力ピンに印加さ
れる電ＦＥ（Ｄレベルに応じてこれら入力回路から複数
ピット複数）９ターンの信号が出力される構成であれば
よい。
また、第１図は本発明に係る半導体集積回路装置を１つ
のビンＰＫ−Ｎして適用した場合の実施例を示したもの
であるが、これを複数のビンに対して適用すればさらに
多くのモード信号を形成することができ、この効果もさ
らに増大する。
のビンＰＫ−Ｎして適用した場合の実施例を示したもの
であるが、これを複数のビンに対して適用すればさらに
多くのモード信号を形成することができ、この効果もさ
らに増大する。
以上説明したように、本発明に係る半導体集積回路装置
によれば、たっ九１つのビンを通じて加えられるｌ系統
の入力電圧のレベルに応じて多種の動作モードを作り出
すことができ、半導体集積回路の入カビ／の数を大幅に
削減することができる。このため、該半導体集積回路の
製造コストを安価にするとともに使用する・母ツケージ
に余裕をもたせ、さらに電気的な信頼性をも著しく向上
する。
によれば、たっ九１つのビンを通じて加えられるｌ系統
の入力電圧のレベルに応じて多種の動作モードを作り出
すことができ、半導体集積回路の入カビ／の数を大幅に
削減することができる。このため、該半導体集積回路の
製造コストを安価にするとともに使用する・母ツケージ
に余裕をもたせ、さらに電気的な信頼性をも著しく向上
する。
また、ピン数の制約から限られた機能しか搭載できなか
った半導体集積回路に対して本発明に係る半導体集積回
路装置を適用すれば容易に機能の増設をはかることがで
き、半導体集積回路の多能化ｔさらに有刹にする。
った半導体集積回路に対して本発明に係る半導体集積回
路装置を適用すれば容易に機能の増設をはかることがで
き、半導体集積回路の多能化ｔさらに有刹にする。
なお、この半導体集積回路装置が通常のシステム動作（
機能回路による動作）の切替えに有効であることは勿論
でらるが、この装置で用いる入力信号の性質上、この装
置を近年の多機能化に伴なって増大しつつあるテストモ
ード（特性評価テスト回路による動作モード）の切替え
に用いてもよく、この方が実用上容易である。
機能回路による動作）の切替えに有効であることは勿論
でらるが、この装置で用いる入力信号の性質上、この装
置を近年の多機能化に伴なって増大しつつあるテストモ
ード（特性評価テスト回路による動作モード）の切替え
に用いてもよく、この方が実用上容易である。
第１図は本発明に係る半導体集種回路装置の一実施例を
示す図、第２図および第３図は第１図に示した実施例装
置の入力選択回路における入出力特性を示す図である。 １０・・・入力選択回路、２０・・・デコーダ、Ｐ・・
・入力ピン、ＢＦ・・・バッファ、８Ｔ、〜ＳＴユ・・
・シエｉ。 トトリガ回路。
示す図、第２図および第３図は第１図に示した実施例装
置の入力選択回路における入出力特性を示す図である。 １０・・・入力選択回路、２０・・・デコーダ、Ｐ・・
・入力ピン、ＢＦ・・・バッファ、８Ｔ、〜ＳＴユ・・
・シエｉ。 トトリガ回路。
Claims (4)
- （１）半導体集積回路の特定入力ぜンにそれぞれ異なる
スレ、シぼルド電圧を有する複数の入力回路を並列接続
し、前記特定入力ピンに印加される電圧のレベルに応じ
て前記複数の入力回路の出力から得られる複数ビットの
信号に基づいて複数の動作モードを設定するようにし九
ことを特徴とする半導体集積回路装置＠ - （２） 前記複数の入力回路は１つのパ、ファと１乃
至複数のシェミ、トド、リガ回路である特許請求の範囲
第＜１）項記載の半導体集積回路装置。 - （３）前記複数の入力回路は複数のシエミツ））リガ回
路である痔許請求の範囲第（１）項記載の半導体集積回
路装置。 - （４）＃起動作モードはこの半導体集積回路の特性を評
価するためのテストモードである特許請求の範囲第（１
） ＊記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165391A JPS5867038A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165391A JPS5867038A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5867038A true JPS5867038A (ja) | 1983-04-21 |
Family
ID=15811502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165391A Pending JPS5867038A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5867038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297688U (ja) * | 1989-01-23 | 1990-08-03 |
-
1981
- 1981-10-16 JP JP56165391A patent/JPS5867038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297688U (ja) * | 1989-01-23 | 1990-08-03 |
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