JPS5867037A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5867037A JPS5867037A JP56165390A JP16539081A JPS5867037A JP S5867037 A JPS5867037 A JP S5867037A JP 56165390 A JP56165390 A JP 56165390A JP 16539081 A JP16539081 A JP 16539081A JP S5867037 A JPS5867037 A JP S5867037A
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- JP
- Japan
- Prior art keywords
- circuits
- semiconductor integrated
- input
- circuit
- integrated circuit
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（関し、特ＫＩ’Ｉ定の共
通ビｙに印加する信号の電圧レベルを変えて複数の制御
回路を別々に動作させる装置に関する。
通ビｙに印加する信号の電圧レベルを変えて複数の制御
回路を別々に動作させる装置に関する。
近年、集積化技術の目覚しめ進歩にょＤＬＳＩ（大規模
集積回路）などの半導体集積回路における高集積化およ
び多機能化の傾向が著し鱒、またこれＫｆＰ９てこれら
半導体集積回路の特性評価に閤するテスト項目およびテ
スト時間は増大する傾向にあ夕、該テストの簡単化およ
びテスト時間の短縮化をはかることもこれら半導体集積
回路の技術分野にお−ては重要な要素となってきている
。
集積回路）などの半導体集積回路における高集積化およ
び多機能化の傾向が著し鱒、またこれＫｆＰ９てこれら
半導体集積回路の特性評価に閤するテスト項目およびテ
スト時間は増大する傾向にあ夕、該テストの簡単化およ
びテスト時間の短縮化をはかることもこれら半導体集積
回路の技術分野にお−ては重要な要素となってきている
。
このため従来は、上記半導体集積回路の内部に通常のシ
ステム動作を行なう機能回路とは別個のテスト専用回路
を組込むなどして上述したテストの簡単化およびテスト
時間の短縮化をはかつてきた。第１図にこの従来の半導
体集積回路装置例を示す。
ステム動作を行なう機能回路とは別個のテスト専用回路
を組込むなどして上述したテストの簡単化およびテスト
時間の短縮化をはかつてきた。第１図にこの従来の半導
体集積回路装置例を示す。
第１図において、１００はＬＳＩ等の半導体集積回路、
１１０け通常のシステム動作全行なう機能回路、２１〜
２ｍは該機能回路の専用入力ピン、１２０は機能回路１
１０の特性評価テストを行なうためのテスト回路、Ｔｌ
〜Ｔｎは該テスト回路の専用入力ビンであり、上記機能
回Ｗ＆１１０はこの入力ビンＰ、〜Ｐｍに加えられる信
号に基づいて種々のシステム動作を実行し、上−テスト
回路１２０はこの入力ピンＴ、〜ＴｎＫ加釆られる信号
に基づいて上記機能回路１１０ｔ−制御するとともに機
能回路１１０すなわちこの半導体集積回路１００の特性
評価テストヲ実行する。これによシ、短時間にして簡単
にかつ効率良く半導体集積回路をテストすることができ
る。
１１０け通常のシステム動作全行なう機能回路、２１〜
２ｍは該機能回路の専用入力ピン、１２０は機能回路１
１０の特性評価テストを行なうためのテスト回路、Ｔｌ
〜Ｔｎは該テスト回路の専用入力ビンであり、上記機能
回Ｗ＆１１０はこの入力ビンＰ、〜Ｐｍに加えられる信
号に基づいて種々のシステム動作を実行し、上−テスト
回路１２０はこの入力ピンＴ、〜ＴｎＫ加釆られる信号
に基づいて上記機能回路１１０ｔ−制御するとともに機
能回路１１０すなわちこの半導体集積回路１００の特性
評価テストヲ実行する。これによシ、短時間にして簡単
にかつ効率良く半導体集積回路をテストすることができ
る。
しかるに、上述した従来の半導体集積回路装置は、実際
のシステム動作時に不要となるテスト回らぬ必然性から
、 １）使用するパッケージに制約を与える。
のシステム動作時に不要となるテスト回らぬ必然性から
、 １）使用するパッケージに制約を与える。
２）製造コストの上昇を招く。
３）電気的な信頼性をも低下する。
等々の不都合を生じて一九。
本発明は上記実情に鑑みてなされたものであシ、半導体
集積＠ＷｔＫ臭見られた上記機能回路およびテスト回路
等の複数の制御回路を入力ビンの数を増やさずに別々に
動作させる半導体集積回路装置を提供することを目的と
する。
集積＠ＷｔＫ臭見られた上記機能回路およびテスト回路
等の複数の制御回路を入力ビンの数を増やさずに別々に
動作させる半導体集積回路装置を提供することを目的と
する。
本発明によれば、上記複数の制御回路のそれぞれの入力
ビンのうち特定の入力ビンを共通ピンとしてこの共通ビ
ン毎に各員なるスレッシミルド電圧を有する複数の入力
回路を並列接続し、さらにこれら複数の入力回路のそれ
ぞれの出力を各号１」に上記複数０ｆ１４＠＠路に加え
るようにしたものである。
ビンのうち特定の入力ビンを共通ピンとしてこの共通ビ
ン毎に各員なるスレッシミルド電圧を有する複数の入力
回路を並列接続し、さらにこれら複数の入力回路のそれ
ぞれの出力を各号１」に上記複数０ｆ１４＠＠路に加え
るようにしたものである。
以下、本発明に係る半導体集積口ｗＩｆｅｔにつ噴て添
附図面の実施例を参照し、詳細に説明する。
附図面の実施例を参照し、詳細に説明する。
第２図および第３図は本発、明に係る半導体集積回路装
置の基本原理を示す図であ夛、第２図は基本回路図、第
３図は該基本回路の入出力特性図である。
置の基本原理を示す図であ夛、第２図は基本回路図、第
３図は該基本回路の入出力特性図である。
すなわち第２図において、ＢＦは電圧レベルＶ・（第３
図参照）というスレッシミルド電圧が設定され九バッフ
ァ、ＳＴは電圧レベルＭＩＸ、（第３図参照）という低
レベルスレッシ胃ルド電圧および電圧レベル■ＩＨ（第
３図参照）という高レベルスレラフ曹ルド寛圧が設定さ
れ九シエミットトリガ回路であり、第３図に示すように
これらバッファＢＦおよびシエミットトリガ回路ＳＴの
入力信号■■Ｈの電圧レベルを接地レベルＯから／（ツ
ファＢＦのスレッショルド電圧ｖ・とシエミットトリガ
回ＭＳＴの高レベルスレッシ１ルド電圧ｖｌＨとの間の
任意の電圧ｖ１まで上げた場合はシｘミツトトリガ回路
ＳＴの出力ＶＯＵＴＩのレベルは所定の高電圧レベルｖ
ＤＤ（出力に関しては以下論理信号として扱め、単にハ
イレベルという）に保持されてバッファＢＦの出力Ｖｏ
、テ２のレベルのみが接地レベルＯ（出力に関しては以
下論理信号として扱い、単にローレベルとｖｋう）とな
り、さらにこの入力信号ｖＩＮの電圧レベルを所定の正
電圧レベルＶＤＤｔで上げた場合は上記出力Ｖ。Ｕ？ｌ
およびＹＯＵ？”にローレベルとなシ、また逆にこの入
力信号Ｖ□、の電圧レベルを所定の正電圧レベルｖＤＤ
からバッファＢＰのスレッショルＦｔ圧Ｖ。
図参照）というスレッシミルド電圧が設定され九バッフ
ァ、ＳＴは電圧レベルＭＩＸ、（第３図参照）という低
レベルスレッシ胃ルド電圧および電圧レベル■ＩＨ（第
３図参照）という高レベルスレラフ曹ルド寛圧が設定さ
れ九シエミットトリガ回路であり、第３図に示すように
これらバッファＢＦおよびシエミットトリガ回路ＳＴの
入力信号■■Ｈの電圧レベルを接地レベルＯから／（ツ
ファＢＦのスレッショルド電圧ｖ・とシエミットトリガ
回ＭＳＴの高レベルスレッシ１ルド電圧ｖｌＨとの間の
任意の電圧ｖ１まで上げた場合はシｘミツトトリガ回路
ＳＴの出力ＶＯＵＴＩのレベルは所定の高電圧レベルｖ
ＤＤ（出力に関しては以下論理信号として扱め、単にハ
イレベルという）に保持されてバッファＢＦの出力Ｖｏ
、テ２のレベルのみが接地レベルＯ（出力に関しては以
下論理信号として扱い、単にローレベルとｖｋう）とな
り、さらにこの入力信号ｖＩＮの電圧レベルを所定の正
電圧レベルＶＤＤｔで上げた場合は上記出力Ｖ。Ｕ？ｌ
およびＹＯＵ？”にローレベルとなシ、また逆にこの入
力信号Ｖ□、の電圧レベルを所定の正電圧レベルｖＤＤ
からバッファＢＰのスレッショルＦｔ圧Ｖ。
とシェミットトリガ回路ＳＴの低レベルスレッシッルド
電圧ｖ１Ｌとの間の任意の電圧ｖ２まで下げた場合はシ
ェミットトリガ回路ＳＴの出力ＶＯＵＴＩのレベルはロ
ーレベルに保持すしてバッファＢＦの出力ｖｏｔｒｙｚ
のレベルのみがハイレベルとなシ、さらにこの入力信号
Ｖ□Ｎの電圧レベルを接地レベル０まで下げ友場合は上
記出力Ｖ。υ〒１およびＶＯＵ？２共にハイレベルとな
る。
電圧ｖ１Ｌとの間の任意の電圧ｖ２まで下げた場合はシ
ェミットトリガ回路ＳＴの出力ＶＯＵＴＩのレベルはロ
ーレベルに保持すしてバッファＢＦの出力ｖｏｔｒｙｚ
のレベルのみがハイレベルとなシ、さらにこの入力信号
Ｖ□Ｎの電圧レベルを接地レベル０まで下げ友場合は上
記出力Ｖ。υ〒１およびＶＯＵ？２共にハイレベルとな
る。
仁のように、第２図に示す回路に第３図の工うな入出力
特性をもたせた場合、入力信号ＶＩＮ のレベルを上述
し九ように種々変化させることによってこれに応じた種
々態様の異なる論理信号を得ることができる。
特性をもたせた場合、入力信号ＶＩＮ のレベルを上述
し九ように種々変化させることによってこれに応じた種
々態様の異なる論理信号を得ることができる。
なお、第２図に示した回路はこの原理において一例にす
ぎず、入力信号ＶＩＮの電圧レベルに応じて種々態様の
異なる論理信号が得られるものであれば他のいかなる構
成としてもよい０例えばバッファＢＦｔ−用いずにスレ
ッショルド電圧の異なる２つのシュミットトリガ回路を
用いた構成としたり、これら各員なるスレッシ１ルド電
圧を有するシュミットトリガ回路をさらに多く並列接続
した構成としたりすることもできる。
ぎず、入力信号ＶＩＮの電圧レベルに応じて種々態様の
異なる論理信号が得られるものであれば他のいかなる構
成としてもよい０例えばバッファＢＦｔ−用いずにスレ
ッショルド電圧の異なる２つのシュミットトリガ回路を
用いた構成としたり、これら各員なるスレッシ１ルド電
圧を有するシュミットトリガ回路をさらに多く並列接続
した構成としたりすることもできる。
第４図は上述した原理に基づいて構成した本発明に係る
半導体集積回路装置の一実施例を示すものである。
半導体集積回路装置の一実施例を示すものである。
この実施例装置において、２００はＬＳＩ等の半導体集
積回路、２１Ｏは通常のシステム動作を行なう機能回路
、２２０は該機能回路２１０の特性評価テストヲ行なう
ためのテスト回路、ＰＩｉｌは初期リセット信号入力用
のシステムリセットビン、ＰＩ〜Ｐｎは上記機能°回路
２１０とテスト回路２２０との共通入力ビン、Ｐｎ＋、
〜Ｐｍは機能回路２１０の専用入力ビン、ＳＬ、〜ＳＬ
ｎは入力選択回路である。またこの実施例装置において
、上記システムリセットピンｐＨＫ並列接続されるノく
ッファＢＦ６とシュミットトリガ回路５Ｔｏ１および上
記入力選択回路ＳＬ＋〜ＳＬｎに含まれ上記共通入力ピ
ンＰ、〜Ｐｎにそれぞれ並列接続８妬バツフアＢ Ｆ
Ｉ”−Ｂ Ｆ ｎとシュミットトリガ回路Ｓ Ｔ ｔ〜
ＳＴｎとは全て第２図に示したバッファＢＦとシュミッ
トトリガ回路ＳＴとに対応し、それぞれ第３図に示した
入出力特性を有している。すなわちこの実施例装置は、
システムリセットビンＰＩｉｌおよび共通入力ピンＰ
＊ ”’−Ｐ ｎに印加される信号の電圧レベルが第３
図に示した接地レベル０と所足の正電圧レベルＶＤＤと
の間で変化するときに機能回路２１０の動作制御を実行
し、同じく上記ビンＰＩＲおよびＰ、〜ＰｎＫ印加され
る信号の電圧レベルが第３図に示した電圧レベルＶｌと
Ｖ！との間すなわち実際のシステム動作を行なう際には
ｉｈＣえない範囲で変化するときにテスト回路２２０の
動作制ａｔ実行するような回路構成としてする。
積回路、２１Ｏは通常のシステム動作を行なう機能回路
、２２０は該機能回路２１０の特性評価テストヲ行なう
ためのテスト回路、ＰＩｉｌは初期リセット信号入力用
のシステムリセットビン、ＰＩ〜Ｐｎは上記機能°回路
２１０とテスト回路２２０との共通入力ビン、Ｐｎ＋、
〜Ｐｍは機能回路２１０の専用入力ビン、ＳＬ、〜ＳＬ
ｎは入力選択回路である。またこの実施例装置において
、上記システムリセットピンｐＨＫ並列接続されるノく
ッファＢＦ６とシュミットトリガ回路５Ｔｏ１および上
記入力選択回路ＳＬ＋〜ＳＬｎに含まれ上記共通入力ピ
ンＰ、〜Ｐｎにそれぞれ並列接続８妬バツフアＢ Ｆ
Ｉ”−Ｂ Ｆ ｎとシュミットトリガ回路Ｓ Ｔ ｔ〜
ＳＴｎとは全て第２図に示したバッファＢＦとシュミッ
トトリガ回路ＳＴとに対応し、それぞれ第３図に示した
入出力特性を有している。すなわちこの実施例装置は、
システムリセットビンＰＩｉｌおよび共通入力ピンＰ
＊ ”’−Ｐ ｎに印加される信号の電圧レベルが第３
図に示した接地レベル０と所足の正電圧レベルＶＤＤと
の間で変化するときに機能回路２１０の動作制御を実行
し、同じく上記ビンＰＩＲおよびＰ、〜ＰｎＫ印加され
る信号の電圧レベルが第３図に示した電圧レベルＶｌと
Ｖ！との間すなわち実際のシステム動作を行なう際には
ｉｈＣえない範囲で変化するときにテスト回路２２０の
動作制ａｔ実行するような回路構成としてする。
以下、この実施例装置の動作を第５図に示すタイミング
チャートに基づいて説明する。
チャートに基づいて説明する。
初期時間ｔ０においてシステムリセットビンＰＩＲに加
えられる信号の電圧レベルが第５図（〜に示すように接
地レベル０におる場合シュミットトリガ回路ＳＴ・の出
力である信号ＲＥけハイレベルにあって（第５図（ｃ）
参照）機能回路２１０およびテスト回路２２０ｔ−共に
リセット状態に保持する。
えられる信号の電圧レベルが第５図（〜に示すように接
地レベル０におる場合シュミットトリガ回路ＳＴ・の出
力である信号ＲＥけハイレベルにあって（第５図（ｃ）
参照）機能回路２１０およびテスト回路２２０ｔ−共に
リセット状態に保持する。
さて、この状態から時間１．だけ上記システムリセット
ビンＰｒＲに加えられる信号の電圧レベルが所定の正電
圧レベルＶＤＤに上げられたとすると（第５図（ＪＬ）
参照）シュミットトリガ回路ｆｓＴ６およびバッファＢ
Ｆ、の出力は共にローレベルになる。
ビンＰｒＲに加えられる信号の電圧レベルが所定の正電
圧レベルＶＤＤに上げられたとすると（第５図（ＪＬ）
参照）シュミットトリガ回路ｆｓＴ６およびバッファＢ
Ｆ、の出力は共にローレベルになる。
したがって上記信号ｆ！Ｅはローレベルとなって（第５
図（ｃ）参照）機能回路２１０およびテスト回路２２０
を動作可能状態ＶＣシ、また信号ＥＮはこの時点におＡ
てもローレベルであってＨＩＥ５（Ｎ（ｄ）参照）入力
選択回路ＳＬ＋〜ＳＬｎからテスト信号π。
図（ｃ）参照）機能回路２１０およびテスト回路２２０
を動作可能状態ＶＣシ、また信号ＥＮはこの時点におＡ
てもローレベルであってＨＩＥ５（Ｎ（ｄ）参照）入力
選択回路ＳＬ＋〜ＳＬｎからテスト信号π。
〜ＴＳｎが出力さｎ ｆｘ ｖｈよう（信号Ｔ Ｓ Ｉ
−ＴＳｎがハイレベルとならないよう）阻止する。すな
わちこの時間ｔｌ＆ｃおいては第５図（ｆ）に示すよう
に機能回路２１０によるシステム動作だゆが可能な状態
となり、共通入力ビンＰ、〜Ｐｎおよび専用入力Ｐｙｌ
＋ｔ〜Ｐｍにそれぞれ加えられ接地レベルｏｔ九は所定
の正電圧レベルＶｌ）１）％Ｑずれかのレベルとなる信
号の内容に基づｉて機能回路２１０が動作する。
−ＴＳｎがハイレベルとならないよう）阻止する。すな
わちこの時間ｔｌ＆ｃおいては第５図（ｆ）に示すよう
に機能回路２１０によるシステム動作だゆが可能な状態
となり、共通入力ビンＰ、〜Ｐｎおよび専用入力Ｐｙｌ
＋ｔ〜Ｐｍにそれぞれ加えられ接地レベルｏｔ九は所定
の正電圧レベルＶｌ）１）％Ｑずれかのレベルとなる信
号の内容に基づｉて機能回路２１０が動作する。
次に、この状態から時間を鵞だけ上記システムリセット
ビンＰ！ｌＫ加えられる信号の電圧レベルがレベルＶｔ
（第３図参照）に下がったとすると（第５図（−参
照）シュミットトリガ回路ＳＴ・の出カバローレベルに
保持されバッファＢＦ・の出力のみがハイレベルとなる
。これによシ信号ＥＮはハイレベルとなって（第５図（
ｄ）参照）前記テスト信号Ｔ Ｓ ｔ〜ＴＳｎの阻止を
解除する。すなわちこの時間１．におりては機能回路２
１０およびテスト回路２２Ｇ共に動作可能となシ、例え
ば第５図伽）に示すように共通入力ピンＰＭＶＣ加えら
れる信号の電圧レベルがレベル■１ （第３図参照）１
で上げられた場合はシュミットトリガ回路ＳＴＩの出力
がハイレベルに保持され、バッフ７Ｂ Ｆ Ｉの出力の
みがローレベルとなってテスト信号ＴＳ１が有効となり
（第５図（ｅ）参照）これに基づいてテスト回路２２０
が動作する（第５図（ｆ）参照）。
ビンＰ！ｌＫ加えられる信号の電圧レベルがレベルＶｔ
（第３図参照）に下がったとすると（第５図（−参
照）シュミットトリガ回路ＳＴ・の出カバローレベルに
保持されバッファＢＦ・の出力のみがハイレベルとなる
。これによシ信号ＥＮはハイレベルとなって（第５図（
ｄ）参照）前記テスト信号Ｔ Ｓ ｔ〜ＴＳｎの阻止を
解除する。すなわちこの時間１．におりては機能回路２
１０およびテスト回路２２Ｇ共に動作可能となシ、例え
ば第５図伽）に示すように共通入力ピンＰＭＶＣ加えら
れる信号の電圧レベルがレベル■１ （第３図参照）１
で上げられた場合はシュミットトリガ回路ＳＴＩの出力
がハイレベルに保持され、バッフ７Ｂ Ｆ Ｉの出力の
みがローレベルとなってテスト信号ＴＳ１が有効となり
（第５図（ｅ）参照）これに基づいてテスト回路２２０
が動作する（第５図（ｆ）参照）。
また、同様に機能回路２１０およびテスト回路２２０が
共に動作可能状態となる時間１．にお−で、例えば第５
図（ｂ）に示すように共通入力ビンＰ＋に加えられる信
号の電圧レベルが所定の正電圧レベルＶＤＤ（システム
動作レベル）からレベル７重（第３図参照）まで下げら
れた場合はシェミットトリガ回路ＳＴ１の出力がローレ
ベルに保持され、バッファＢ Ｆ ＋の出力のみがへイ
レペルとなってシステム動作信号Ｓ１およびテスト信号
ＴＳ１が共に有効となりこれに基づいて機能回路２１Ｇ
およびテスト回路２２０が共に動作する（第５図（０参
照）。
共に動作可能状態となる時間１．にお−で、例えば第５
図（ｂ）に示すように共通入力ビンＰ＋に加えられる信
号の電圧レベルが所定の正電圧レベルＶＤＤ（システム
動作レベル）からレベル７重（第３図参照）まで下げら
れた場合はシェミットトリガ回路ＳＴ１の出力がローレ
ベルに保持され、バッファＢ Ｆ ＋の出力のみがへイ
レペルとなってシステム動作信号Ｓ１およびテスト信号
ＴＳ１が共に有効となりこれに基づいて機能回路２１Ｇ
およびテスト回路２２０が共に動作する（第５図（０参
照）。
このように１この実施例装置では共通入力ビンＰ１〜Ｐ
ｎを多重的に使用してそれぞれ独立したシステム動作信
号Ｓ、〜Ｓｎおよびテスト信号ＴＳ１〜ＴＳｎｔ−形成
し得鳳るため、従来の装置のようにテスト専用ビンを用
いた場合と同様システム動作に対して全く影響を及ぼす
ことなくテスト動作が実行できる。
ｎを多重的に使用してそれぞれ独立したシステム動作信
号Ｓ、〜Ｓｎおよびテスト信号ＴＳ１〜ＴＳｎｔ−形成
し得鳳るため、従来の装置のようにテスト専用ビンを用
いた場合と同様システム動作に対して全く影響を及ぼす
ことなくテスト動作が実行できる。
なお、この実施例装置は機能回路２１０およびテスト回
路２２００２つの制御回路を具えた半導体集積回路２０
０に適用したものであるが、さらに多くの制御回路を具
えた半導体集積回路についても同様に本発明に係る半導
体集積回路装置を適用することができる。すなわちこれ
ら制御回路の数に対ししてさらに異なるスレッショルド
電圧を有する入力回路（シュミット） ＩＪガ回路）を
増設し、これら入力回路の出力に基づいて種々所望とす
る動作条件を設定すればよい。
路２２００２つの制御回路を具えた半導体集積回路２０
０に適用したものであるが、さらに多くの制御回路を具
えた半導体集積回路についても同様に本発明に係る半導
体集積回路装置を適用することができる。すなわちこれ
ら制御回路の数に対ししてさらに異なるスレッショルド
電圧を有する入力回路（シュミット） ＩＪガ回路）を
増設し、これら入力回路の出力に基づいて種々所望とす
る動作条件を設定すればよい。
また仁の実施例装置において、入力選択回路ＳＬ！〜Ｓ
Ｌｎにおける各シエミットトリガ回路およびバッファの
出力処理方法も任意であシ、動作対象とする各制御９回
路の機能および性質に基づＶ）てそれぞれ適切なる出力
処理を施せばよい。
Ｌｎにおける各シエミットトリガ回路およびバッファの
出力処理方法も任意であシ、動作対象とする各制御９回
路の機能および性質に基づＶ）てそれぞれ適切なる出力
処理を施せばよい。
以上説明したよ５に、本発明に係る半導体集積回路装置
によれば、共通ビンを通じて加えられる入力信号の電圧
レベルに応じて複数の制御回路を別々に動作させること
から、半導体集積、回路の入力ビンの数を大幅に削減す
ることができる。このため該半導体集積回路の製造コス
）ｋ安価にするとともに使用するパッケージに余裕をも
たせ、さらに電気的な信頼性をも著しく向上する。
によれば、共通ビンを通じて加えられる入力信号の電圧
レベルに応じて複数の制御回路を別々に動作させること
から、半導体集積、回路の入力ビンの数を大幅に削減す
ることができる。このため該半導体集積回路の製造コス
）ｋ安価にするとともに使用するパッケージに余裕をも
たせ、さらに電気的な信頼性をも著しく向上する。
また、ビン数の制約から限られ比制御回路しか搭載でき
なかった半導体集積回路に対して本発明に係る半導体集
積回路装置を適用すれば容易に制御回路の増設をはかる
ことができ、半導体集積回路の高集積化をさらに有利に
する。
なかった半導体集積回路に対して本発明に係る半導体集
積回路装置を適用すれば容易に制御回路の増設をはかる
ことができ、半導体集積回路の高集積化をさらに有利に
する。
第１図は従来の半導体集積回路装置の構成を示すブロッ
ク図、第２図および第３図は本発明に係る半導体集積回
路装置の基本原理を示す図、第４図は本発明に係る半導
体集積回路装置の一実施例を示すブロック図、第５図は
第４図に示した実施例装置の動作例を示すタイミングチ
ャートである。 １００．２００−・・半導体集積回路、１１０．２１０
・・・機能回路、１２０．２２０−・・テスト回路、Ｔ
１〜ＴＢ ％ Ｐ ｔ〜ＰＩｎＮ Ｐ ｘ ｍ−”入
力ビン、ＳＴ。 ＳＴ、 〜５Ｔｎ−・シェミットトリガ回路、Ｂ Ｆ
、 ＢＦａ〜ＢＦｎ−・・バッファ。
ク図、第２図および第３図は本発明に係る半導体集積回
路装置の基本原理を示す図、第４図は本発明に係る半導
体集積回路装置の一実施例を示すブロック図、第５図は
第４図に示した実施例装置の動作例を示すタイミングチ
ャートである。 １００．２００−・・半導体集積回路、１１０．２１０
・・・機能回路、１２０．２２０−・・テスト回路、Ｔ
１〜ＴＢ ％ Ｐ ｔ〜ＰＩｎＮ Ｐ ｘ ｍ−”入
力ビン、ＳＴ。 ＳＴ、 〜５Ｔｎ−・シェミットトリガ回路、Ｂ Ｆ
、 ＢＦａ〜ＢＦｎ−・・バッファ。
Claims (3)
- （１）互ｖｈに独・立した複数の制御回路を具え九半導
体集積回路において、特定の入・カビンにそれぞれ異な
るスレッシ冒ルド電圧を有する複数の入力回路を並列接
続するとともにこれら複数の入力回路のそれぞれの出力
を各？りに前記複数の制御回路に加えるようにし、前記
特定の入力ピンに印加される信号の電圧レベルに応じて
これら複数の制御回路を動作させるようにしたことを特
徴とする半導体集積回路装置。 - （２） 前記複数の制御回路は実際のシステム動作を
行なう１乃至複数の機能回路と該機能回路を制御して半
導体集積回路自体の特性評価テス）１行なう１乃至複数
のテスト回路である特許請求の範囲第α）項記載の半導
体集積回路装置。 - （３）前記複数の入力回路は１つのバッファとｌ乃至複
数のシａｗｌットトリガ回路である特許請求の範島第ａ
）項記載の半導体集積回路装置。 （４前記複数の入力回路は複数のシェミットトリガｉｍ
＊である特許請求の範囲第α）項記載の半導体集積ａＳ
Ｓ置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165390A JPS5867037A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165390A JPS5867037A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5867037A true JPS5867037A (ja) | 1983-04-21 |
Family
ID=15811480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165390A Pending JPS5867037A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5867037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164138A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | モノリシツク集積回路 |
-
1981
- 1981-10-16 JP JP56165390A patent/JPS5867037A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164138A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | モノリシツク集積回路 |
| JPH0342503B2 (ja) * | 1984-09-06 | 1991-06-27 |
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