KR100437354B1 - 결합 디바이스를 갖는 반도체 장치 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 관한 것으로서, 더 구체적으로는 결합 디바이스를 갖는 반도체 장치에 관한 것으로서, 외부로부터 n 개의 칩선택 신호들을 인가받고, 이들을 조합하여 선택 신호를 출력하는 칩 선택 버퍼와; 상기 선택 신호에 응답하여 활성화되는 n 개의 분리 디바이스들과; 상기 선택 신호에 응답하여 출력 인에이블 신호와 기입 인에이블 신호를 출력하는 기입 및 출력 인에이블 버퍼와; 상기 선택 신호에 응답하여 칩 어드레스 신호들을 출력하는 어드레스 버퍼와; 상기 기입 및 출력 인에이블 버퍼로부터 출력되는 신호에 응답하여 데이터를 입출력하는 데이터 입출력 버퍼를 포함한다. 이와 같은 장치에 의해서 분리 디바이스가 두 개 이상 선택되면 바로 스탠 바이 모드로 전환할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 결합 디바이스를 갖는 반도체 장치에 관한 것이다.
반도체 기술이 날로 발전해 나가고 있는 지금 반도체 메모리의 가격이 급격하게 하락함에 따라 새로운 방향을 모색 중이다. 그래서 ASIC, MICRO 쪽으로 제품 개발에 힘쓰고 있으며, 그와 함께 분리 디바이스들(discrete device)을 결합한 결합 디바이스(merged device)와 같은 고부가가치 제품 개발에 주력을 다하고 있다. 결합 디바이스는 두 개 이상의 디바이스를 결합한 것이기 때문에 칩 사이즈를 줄일 수 있으며, 그와 함께 높은 가격으로 경쟁이 가능하다. 그리고 메모리 생산이 갑자기 중단되어도 여러 디바이스가 결합되어 있기 때문에 이에 대비할 수 있는 장점들이 있다. 결합 디바이스는 CPU대 메모리, controller 대 메모리, ASIC 대 메모리, 또는 메모리 대 메모리등 여러 응용 분야에 적용이 가능하다. 상기와 같이 결합 디바이스는 응용 분야가 넓기 때문에 앞으로 여러 디바이스를 결합하여 시스템을 칩화하는 경향으로 바뀌어 나갈 것을 보인다.
그러나, 상술한 바와 같은 결합 디바이스는 칩 선택 신호들에 의해 분리 디바이스들이 동시에 두 개 이상 선택되는 경우가 발생하게 되는데 이는 데이터들의 충돌을 유발하는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 복수 개의 분리 디바이스들을 하나씩 선택하여 동작하는 결합 디바이스를 실현하기 위함이다.
도 1은 본 발명의 실시예에 따른 결합 디바이스의 구성을 보여주는 블록도:
도 2는 본 발명의 실시예에 따른 결합 디바이스의 부분적인 구성을 보여주는 회로도:
도 3은 본 발명의 실시예에 따른 결합 디바이스의 동작 파형도:
*도면의 주요부분에 대한 부호 설명
100 : 칩 선택 버퍼 110 : 기입 및 출력 인에이블 버퍼
120 : 어드레스 버퍼 130 : 데이터 입출력 버퍼
1~n: 분리 디바이스
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 n 개의 칩선택 신호들을 인가받고, 이들을 조합하여 선택 신호를 출력하는 칩 선택 버퍼와; 상기 선택 신호에 응답하여 활성화되는 n 개의 분리 디바이스들과; 상기 선택 신호에 응답하여 출력 인에이블 신호와 기입 인에이블 신호를 출력하는 기입 및 출력 인에이블 버퍼와; 상기 선택 신호에 응답하여 칩 어드레스 신호들을 출력하는 어드레스 버퍼와; 상기 기입 및 출력 인에이블 버퍼로부터 출력되는 신호에 응답하여 데이터를 입력 및 출력하는 데이터 입출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 n은 양의 정수인 것을 특징으로 한다.
이 실시예에 있어서, 상기 칩 선택 버퍼는 제 1 선택 신호를 전달하는 제 1 전달 수단과; 제 2 선택 신호를 전달하는 제 2 전달 수단과; 상기 제 1 전달 수단과 제 2 전달 수단으로부터 발생되는 신호들을 조합하여 출력하는 출력 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전달 수단은 일단이 접지되고, 타단에 제 1 칩 선택 신호가 인가되는 제 1 익스클루시브 오어 게이트와; 입력단이 상기 제 1 익스클루시브 오어 게이트의 출력단에 접속되는 제 1 인버터와; 일단이 상기 제 1 인버터의 출력단에 접속되고, 타단이 상기 제 1 전달 수단에 접속되는 제 1 낸드 게이트와; 입력단이 상기 제 1 낸드 게이트의 출력단에 접속되는 제 2 인버터를 포함한다.
이 실시예에 있어서, 상기 제 2 전달 수단은 일단이 접지되고, 타단에 제 2 칩 선택 신호가 인가되는 제 2 익스클루시브 오어 게이트와; 입력단이 상기 제 2 익스클루시브 오어 게이트의 출력단에 접속되는 제 3 인버터와; 일단이 상기 제 1 전달 수단에 접속되고, 타단이 상기 제 2 인버터의 출력단에 접속되는 제 3 익스클루시브 오어 게이트를 포함한다.
이 실시예에 있어서, 상기 출력 수단은 입력단이 상기 제 2 인버터의 출력단에 접속되고, 타단이 상기 제 3 익스클루시브 오어 게이트의 출력단에 접속되는 제 4 익스클루시브 오어 게이트와; 입력단이 상기 제 4 익스클루시브 오어 게이트의 출력단에 접속되고, 출력단으로 선택 신호를 출력하는 제 4 인버터를 포함한다.
이 실시예에 있어서, 외부로부터 인가되는 칩 선택 신호들에 의해 적어도 2 개 이상의 분리 디바이스가 선택될 때, 스탠바이 모드로 전환되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 분리 디바이스들은 각각 독립적으로 동작을 수행하는 것을 특징으로 한다.
이 실시에에 있어서, 상기 결합 디바이스는 적어도 두 개 이상의 분리 디바이스를 갖도록 하는 것을 특징으로 한다.
이와 같은 장치에 의해서 복수개의 분리 디바이스를 포함하여도 결합 디바이스는 보다 안정적으로 동작을 수행할 수 있다.
(실시예)
본 발명의 신규한 결합 디바이스는 분리 디바이스들이 둘이상 선택될 시에는 스탠 바이 모드로 진입하여 데이터들의 충돌을 막을 수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 1 내지 도 2, 도 3에 의거하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 결합 디바이스의 구성을 보여주는 블록도이다.
도 1을 참고하면, 결합 디바이스는 칩 선택 버퍼(100), 기입 및 출력 인에이블 버퍼(110), 어드레스 버퍼(120), 데이터 입출력 버퍼(130), 그리고 분리 디바이스들(1, 2,‥‥ ,n)을 구비하고 있다. 칩 선택 버퍼(100)는 외부로부터 n 개의 칩 선택 신호들 
을 인가받고 이를 조합하여 선택 신호 
를 출력하며, 기입 및 출력 인에이블 버퍼(110)는 상기 선택 신호 에 응답하여 데이터 제어 신호를 발생한다. 그리고 어드레스 버퍼(120)는 상기 선택 신호 를 인가받아 이에 해당되는 어드레스 신호들을 출력하고, 데이터 입출력 버퍼(130)는 상기 데이터 제어 신호에 응답하여 데이터에 입출력에 대한 동작을 수행한다. 그리고 선택 신호는 분리 디바이스들 에 인가되어 그것들 중 이에 해당되는 분리 디바이스를 선택한다.
결합 디바이스는 두 개 이상의 분리 디바이스들을 논리적으로 결합하여 한 장의 웨이퍼(wafer)에 제품을 구성하여 동작을 가능하게 하며, 상기 결합 디바이스는 고부가 제품으로서 여러개의 분리 디바이스를 주사위 형태로 조립하는 삽입 디바이스와는 엄밀히 다른 것임을 알아두어야 한다. 그리고 결합 디바이스는 칩의 면적을 최소화하기 위하여 중복되는 회로가 없도록 하며, 독립적인 동작을 수행하도록해야 한다.
본 발명은 결합 디바이스가 독립적인 동작을 수행할 수 있도록 분리 디바이스가 두 개 이상 선택될 시에 스탠바이 모드로 전환되도록 하기 위한 것이다. 그래서 결합 디바이스는 패드(pad)의 수를 기존 패키지(package)에 적용이 가능하도록 최소화하는 방법을 사용한다. 그러나 이럴 경우에는 어드레스 핀과 입출력 핀을 공통으로 사용함으로써 두 개 이상의 분리 디바이스들이 선택되면, 데이터 독출시 충돌이 일어나 데이터 오류(fail)가 발생하게 된다.
상술한 바와 같은 결합 디바이스의 동작 설명을 도 2에 의거하여 설명한다.
도 2는 칩 선택 버퍼의 구성을 상세하게 보여주는 회로도가 도시되어 있다.
도 2를 참고하면, 상기 칩 선택 버퍼(100)는 제 1 칩 선택 신호 
, 제 2 칩 선택 신호 
만을 인가받는다고 하자. 상기 칩 선택 버퍼는 제 1 전달부(100a), 제 2 전달부(100b), 그리고 출력부(100c)를 구비하고 있으며, 제 1 전달부(100a)는 일단이 접지되고, 타단이 제 1 선택 신호 를 인가받는 노어 게이트(101)와, 상기 노어 게이트(101) 출력단과 제 1 노드(N1) 사이에 접속되는 인버터(102)와, 상기 제 1 노드(N1)에 입력단이 접속되는 낸드 게이트(103)를 포함하고, 상기 낸드 게이트(103)의 출력단에 직렬 접속되는 인버터(104)를 구비하고 있다.
그리고 제 2 전달부(100b)는 일단이 접지되고, 타단에 제 2 칩 선택 신호 가 인가되는 노어 게이트(105)와, 입력단이 상기 노어 게이트(105)의 출력단에 직렬 연결되는 인버터(106)와, 일단이 상기 제 1 노드에 접속되고 타단이 제 2 노드에 접속되는 인버터(106)와 접속되는 노어 게이트(107)를 구비하고 있다.
계속해서, 출력부(100c)는 일단과 타단이 제 1 및 제 2 전달부(100a, 100b)의 출력단에 각각 접속되는 노어 게이트(108)와 입력단이 상기 노어 게이트(108)와 직렬 연결되는 인버터(109)를 포함하고 있다.
만일 제 1 선택 신호 가 활성화되고, 제 2 선택 신호 가 비활성화 된다고 하면, 선택 신호 는 활성화되고, 반대로 제 2 선택 신호 가 비활성되고, 제 1 선택 신호 가 활성화되어도 결과는 동일하다. 즉 둘 중의 하나만 인에이블되어도 활성화되는 칩 선택 신호 가 발생하게 된다. 그러나 두 개가 선택 신호들 
모두가 활성화되면 칩 선택 신호 는 비활성화가 되어 스탠바이 모드로 진입하게 된다. 이는 활성화되는 칩 선택 신호들이 인가되어도 칩 선택 버퍼로 인해서 분리 디바이스들이 두 개 이상 동시에 선택되는 것을 막을 수 있다. 이로써 결합 디바이스는 독립적인 동작이 가능하게 되었다.
이로써, 칩 선택 버퍼에 의해 분리 디바이스들이 개별적으로 선택됨에 따라 데이터가 혼돈을 막을 수 있으며 그에 따라 결합 디바이스도 보다 안정적이고, 독립적으로 동작을 수행할 수 있다. 그리고 또 제어부로서 외부로부터 발생되는 신호에 따라 디바이스가 2개 이상 선택될 때, 모든 디바이스들을 비활성화 되도록 할 수 있다.
상술한 바와 같이, 칩 선택 버퍼에 인에이블되는 여러 칩선택 신호들이 인가되면 스탠바이 모드로 진입하여 분리 디바이스가 두개 이상 선택되지 않도록 함으로써 데이터의 충돌을 막을 수 있는 효과가 있다.
Claims (9)
- 외부로부터 n 개의 칩선택 신호들을 인가받고, 이들을 조합하여 선택 신호를 출력하는 칩 선택 버퍼와;상기 선택 신호에 응답하여 활성화되는 n 개의 분리 디바이스들과;상기 선택 신호에 응답하여 출력 인에이블 신호와 기입 인에이블 신호를 출력하는 기입 및 출력 인에이블 버퍼와;상기 선택 신호에 응답하여 칩 어드레스 신호들을 출력하는 어드레스 버퍼와;상기 기입 및 출력 인에이블 버퍼로부터 출력되는 신호에 응답하여 데이터를 입출력하는 데이터 입출력 버퍼를 포함하는 결합 디바이스를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 n은 양의 정수인 것을 특징으로 하는 결합 디바이스를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 칩 선택 버퍼는제 1 선택 신호를 전달하는 제 1 전달 수단과;제 2 선택 신호를 전달하는 제 2 전달 수단과;상기 제 1 전달 수단과 제 2 전달 수단으로부터 발생되는 신호들을 조합하여 출력하는 출력 수단을 포함하는 결합 디바이스를 갖는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 전달 수단은일단이 접지되고, 타단에 제 1 칩 선택 신호가 인가되는 제 1 익스클루시브 오어 게이트와;입력단이 상기 제 1 익스클루시브 오어 게이트의 출력단에 접속되는 제 1 인버터와;일단이 상기 제 1 인버터의 출력단에 접속되고, 타단이 상기 제 1 전달 수단에 접속되는 제 1 낸드 게이트와;입력단이 상기 제 1 낸드 게이트의 출력단에 접속되는 제 2 인버터를 포함하는 결합 디바이스를 갖는 반도체 장치.
- 제 3 항에 있어서,상기 제 2 전달 수단은일단이 접지되고, 타단에 제 2 칩 선택 신호가 인가되는 제 2 익스클루시브 오어 게이트와;입력단이 상기 제 2 익스클루시브 오어 게이트의 출력단에 접속되는 제 3 인버터와;일단이 상기 제 1 전달 수단에 접속되고, 타단이 상기 제 2 인버터의 출력단에 접속되는 제 3 익스클루시브 오어 게이트를 포함하는 결합 디바이스를 갖는 반도체 장치.
- 제 4 항 또는 제 5 항에 있어서,상기 출력 수단은입력단이 상기 제 2 인버터의 출력단에 접속되고, 타단이 상기 제 3 익스클루시브 오어 게이트의 출력단에 접속되는 제 4 익스클루시브 오어 게이트와;입력단이 상기 제 4 익스클루시브 오어 게이트의 출력단에 접속되고, 출력단으로 칩 선택 신호를 출력하는 제 4 인버터를 포함하는 결합 디바이스를 갖는 반도체 장치.
- 제 1 항에 있어서,외부로부터 인가되는 칩 선택 신호들에 의해 적어도 2 개 이상의 분리 디바이스가 선택될 때, 스탠바이 모드로 전환되는 것을 특징으로 하는 결합 디바이스를 갖는 반도체 장치.
- 제 1 항에 있어서,상기 분리 디바이스들은각각 독립적으로 동작을 수행하는 것을 특징으로 하는 결합 디바이스를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 결합 디바이스는적어도 두 개 이상의 분리 디바이스를 갖도록 하는 것을 특징으로 하는 결합 디바이스를 갖는 반도체 메모리 장치.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970034707A KR100437354B1 (ko) | 1997-07-24 | 1997-07-24 | 결합 디바이스를 갖는 반도체 장치 |
Applications Claiming Priority (1)
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| KR1019970034707A KR100437354B1 (ko) | 1997-07-24 | 1997-07-24 | 결합 디바이스를 갖는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990011569A KR19990011569A (ko) | 1999-02-18 |
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Family
ID=37348912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970034707A KR100437354B1 (ko) | 1997-07-24 | 1997-07-24 | 결합 디바이스를 갖는 반도체 장치 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100437354B1 (ko) |
-
1997
- 1997-07-24 KR KR1019970034707A patent/KR100437354B1/ko not_active IP Right Cessation
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| KR19990011569A (ko) | 1999-02-18 |
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