JPS5858723A - 結晶性薄膜の形成法 - Google Patents
結晶性薄膜の形成法Info
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- JPS5858723A JPS5858723A JP56157685A JP15768581A JPS5858723A JP S5858723 A JPS5858723 A JP S5858723A JP 56157685 A JP56157685 A JP 56157685A JP 15768581 A JP15768581 A JP 15768581A JP S5858723 A JPS5858723 A JP S5858723A
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- semiconductor
- forming
- substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は結晶性薄膜の形成法に関し、詳しくはグラフオ
エピタキシーと呼ばれる技術の改良にかかわる。
エピタキシーと呼ばれる技術の改良にかかわる。
結晶性薄膜例えば、結晶性半導体薄膜は５ＯＳ（シリコ
ン・オン・サファイア）等に代表される高速能動素子や
、液晶や発光素子のアクティブ・マトリクスに使われて
いる。特に非晶質基板等の任意性の強い基板上に自由度
広（結晶性薄膜を形成する方法が望まれている。
ン・オン・サファイア）等に代表される高速能動素子や
、液晶や発光素子のアクティブ・マトリクスに使われて
いる。特に非晶質基板等の任意性の強い基板上に自由度
広（結晶性薄膜を形成する方法が望まれている。
グラフオエピタキシー技術（参照Ｍ、Ｗ、Ｇｅ１ａ。
Ｄ、Ｃ，Ｆｌａｎｄｅｒｓ ａｎｄＨ，１，５ｍ１ｔ
ｈ、 Ａｐｐｌ、Ｐｈｙｓ。
ｈ、 Ａｐｐｌ、Ｐｈｙｓ。
Ｌｅｔｔｅｒｓ ３５ 、７１ （１９７９）参考文献
の、）は基板上に溝構造を形成した後半導体膜を形成し
、アニーリングを行ない、溝構造により配向を限定して
結晶性の強い単結晶性薄膜を形成する技術である。
の、）は基板上に溝構造を形成した後半導体膜を形成し
、アニーリングを行ない、溝構造により配向を限定して
結晶性の強い単結晶性薄膜を形成する技術である。
しかし従来のグラフオエピタキシーは構造的に配向限定
が弱く歪も生じやすい為、結晶軸のゆらぎが大きく、歪
によるクラックも多く、特性のそろった能動素子を集積
させる上で問題が多かった。
が弱く歪も生じやすい為、結晶軸のゆらぎが大きく、歪
によるクラックも多く、特性のそろった能動素子を集積
させる上で問題が多かった。
本発明は従来のグラフオエピタキシーの欠点を取り除き
、制御性の高い結晶性薄膜を形成する技術であるばかり
でなく、原理的に素子分離構造と平滑化構造が同時に容
易に得られる等多くの長所を有する技術である。
、制御性の高い結晶性薄膜を形成する技術であるばかり
でなく、原理的に素子分離構造と平滑化構造が同時に容
易に得られる等多くの長所を有する技術である。
第１図は従来のグラフオエピタキシーを説明する為の断
面図である。１−１は基板であり深さＩ −ａ巾１−ｂ
ｌ、 １−ｂ２ の溝構造が形成され、その上に半導体
薄膜１−２及びキャップ層１−３が作られている。この
構造でレーザアニール、ヒーターアニール等のアニール
を施す事により半導体薄膜１−２を結晶化する。この際
表面に平行な面１−Ａ及び垂直な面１−Ｂによって配向
が３次元的に限定され単結晶性薄膜が得られる所がグラ
フオエピタキシーの特徴である。
面図である。１−１は基板であり深さＩ −ａ巾１−ｂ
ｌ、 １−ｂ２ の溝構造が形成され、その上に半導体
薄膜１−２及びキャップ層１−３が作られている。この
構造でレーザアニール、ヒーターアニール等のアニール
を施す事により半導体薄膜１−２を結晶化する。この際
表面に平行な面１−Ａ及び垂直な面１−Ｂによって配向
が３次元的に限定され単結晶性薄膜が得られる所がグラ
フオエピタキシーの特徴である。
従来の方法では確かに単結晶性薄膜は得られるが配向は
数０〜１０°程度ゆらぎ、又クランクが全面に生じ実用
性のある膜とは言い難い。その原因はまず第１に、基板
に垂直な面１−Ｈの限定が弱い事第２に段差部分１−５
にひずみが生じやすい点にある。参考文献■によれば膜
厚１−Ｃ５００ｎｍ に対し溝深さＩ−ａは１００
ｎｍ とかなり小さい。溝深さＩ−ａを大きくすると
段差領域の結晶歪が大きくなり、小さくすると面１−Ｈ
による限定が小となって３次元配向が弱まり１軸性配向
となってしまう。この様に従来の方法によれば、結晶性
の良い膜を得る事が甚々難しい。
数０〜１０°程度ゆらぎ、又クランクが全面に生じ実用
性のある膜とは言い難い。その原因はまず第１に、基板
に垂直な面１−Ｈの限定が弱い事第２に段差部分１−５
にひずみが生じやすい点にある。参考文献■によれば膜
厚１−Ｃ５００ｎｍ に対し溝深さＩ−ａは１００
ｎｍ とかなり小さい。溝深さＩ−ａを大きくすると
段差領域の結晶歪が大きくなり、小さくすると面１−Ｈ
による限定が小となって３次元配向が弱まり１軸性配向
となってしまう。この様に従来の方法によれば、結晶性
の良い膜を得る事が甚々難しい。
第２図は本発明を説明する為の断面図である。
２−１は基板、２−２は半導体薄膜、２−３はキャップ
層である。第１図との基本的差異は、半導体層が幾つも
の溝にまたがって形成されていす、各溝毎に分離され、
しかも溝の壁によりとじこめられている点にある。この
結果、第１図の段差部分１−５が存在せず、この部分の
歪を考慮に入れる必要がない。よって溝深さ’ｌ−ａを
十分深く、例えば半導体薄膜の厚さ２−Ｃと同じか深く
してもかまわない。この様に第２図の構造では結晶歪を
生じる事なく表面に垂直な面２−Ｂを十分に広くとれ、
この面による配向限定を強くとる事が可能である。更に
、本発明の構造は半導体部が絶縁基板の一部２−ｂ２
により分離されている為、各部に素子を形成すれば、素
子分離が自動的に行なわれている。更に従来例ではアニ
ールによる結晶化の際の種となる溝の角部が多数存在す
る為、粒径は大きいものの厳密には単結晶とは言えず一
種の多結晶であったが本発明では溝の角部が少なく、し
かもアニールによる結晶化方向を制御すれば、決まった
角部を種に限定する事が可能で、分離された各々の半導
体薄膜を単一ブレイノ即ち単結晶化する事が可能である
。
層である。第１図との基本的差異は、半導体層が幾つも
の溝にまたがって形成されていす、各溝毎に分離され、
しかも溝の壁によりとじこめられている点にある。この
結果、第１図の段差部分１−５が存在せず、この部分の
歪を考慮に入れる必要がない。よって溝深さ’ｌ−ａを
十分深く、例えば半導体薄膜の厚さ２−Ｃと同じか深く
してもかまわない。この様に第２図の構造では結晶歪を
生じる事なく表面に垂直な面２−Ｂを十分に広くとれ、
この面による配向限定を強くとる事が可能である。更に
、本発明の構造は半導体部が絶縁基板の一部２−ｂ２
により分離されている為、各部に素子を形成すれば、素
子分離が自動的に行なわれている。更に従来例ではアニ
ールによる結晶化の際の種となる溝の角部が多数存在す
る為、粒径は大きいものの厳密には単結晶とは言えず一
種の多結晶であったが本発明では溝の角部が少なく、し
かもアニールによる結晶化方向を制御すれば、決まった
角部を種に限定する事が可能で、分離された各々の半導
体薄膜を単一ブレイノ即ち単結晶化する事が可能である
。
以上の如く、本発明によれば半導体薄膜の単結晶化が可
能であるが、第２図の構造を実現する方法は容易ではな
い。即ち本発明の効果を得る為には半導体部が溝形状に
整合した形になってなくてはならないが、通常のマスク
工程で溝と半導体をバタン化すると必ず位置ずれが生じ
、整合しない。
能であるが、第２図の構造を実現する方法は容易ではな
い。即ち本発明の効果を得る為には半導体部が溝形状に
整合した形になってなくてはならないが、通常のマスク
工程で溝と半導体をバタン化すると必ず位置ずれが生じ
、整合しない。
以下、第２図の構造を実現する本発明の詳細な説明する
。第３図（ａ）〜ｆｈ）は本発明の一実施例の工程を示
す断面図である。３−１は基板もあり、工程ｆａｌでは
レジスト３−２を溝形状に対応してバタン化する。工程
（ｂ）では該レジスト３−２をマスクとして基板に溝３
−３を形成する。配向性を限定する為に溝形状は正確に
制御する必要があり、本実施例では（１００）系配向を
得る目的で角が９００になるべくイオノビームあるいは
プラズマを利用してエツチングを行うとよい。工程（ｃ
）では該レジスト上及び溝上に半導体薄膜３−４を形成
する。半導体膜は非晶質でも多結晶でもよいが、堆積温
度はレジストが耐え得る程度でなくてはならない。有機
レジストを用いた場合には真空蒸着やスパッタ法等を用
いると良い。特にプラズマＣＶＤ法を用いると室温付近
での堆積が可能であり、高純度のガスを用いれば不純物
の混入が少ない利点がある。プラズマＣＶＤ（グロー放
電分解法とも呼ばれる）によるアモルファス−シリコン
は最も適している。レジスト３−２として金属膜等の無
機レジストを用いてもよい。この場合は半導体膜の堆積
温度は更に高くとれる。しかし、次工程のリフト・オフ
は有機レジストを用いた方が容易に高精度が得られる。
。第３図（ａ）〜ｆｈ）は本発明の一実施例の工程を示
す断面図である。３−１は基板もあり、工程ｆａｌでは
レジスト３−２を溝形状に対応してバタン化する。工程
（ｂ）では該レジスト３−２をマスクとして基板に溝３
−３を形成する。配向性を限定する為に溝形状は正確に
制御する必要があり、本実施例では（１００）系配向を
得る目的で角が９００になるべくイオノビームあるいは
プラズマを利用してエツチングを行うとよい。工程（ｃ
）では該レジスト上及び溝上に半導体薄膜３−４を形成
する。半導体膜は非晶質でも多結晶でもよいが、堆積温
度はレジストが耐え得る程度でなくてはならない。有機
レジストを用いた場合には真空蒸着やスパッタ法等を用
いると良い。特にプラズマＣＶＤ法を用いると室温付近
での堆積が可能であり、高純度のガスを用いれば不純物
の混入が少ない利点がある。プラズマＣＶＤ（グロー放
電分解法とも呼ばれる）によるアモルファス−シリコン
は最も適している。レジスト３−２として金属膜等の無
機レジストを用いてもよい。この場合は半導体膜の堆積
温度は更に高くとれる。しかし、次工程のリフト・オフ
は有機レジストを用いた方が容易に高精度が得られる。
工程（ａ）はレジスト３−２によりレジスト上の半導体
膜をリフト・オフする工程である。本工程により溝形状
と半導体膜形状が同一レジストにより自己整合される。
膜をリフト・オフする工程である。本工程により溝形状
と半導体膜形状が同一レジストにより自己整合される。
工程（ｅｌはリフト・オフ工程ｆｄ）でバリ３−９が生
じた場合に軽いエツチングでこれを取り除く工程で、必
要に応じて行う。（ｆ）はキャンプ層３−８を形成する
工程でこれにより半導体層を、あらかじめ正確に決めら
れた形状に閉じ込める事が可能で°ある。ｆｇｌは該半
導体層をアニールする工程である。アニールとしてはビ
ームアニール法を用いるとよい。ビームとしては赤外線
、レーザ光線、エレクトロノビーム、イオンビーム等が
用いられる。ビームのあて方としてはパルス法、あるい
は走査法を用いる。本実施例では連続発根のアルゴンレ
ーザ光３−１０を一方向３−１１に走査する事によりア
ニールを行う。パルス的アニールでは結晶化が溝周囲の
すべての面から進行し所謂マルチシードになりやすいの
に対し走査形アニールではシードを一方に限定する事が
可能で単結晶化しやすいので特に適する。以上の様に本
工程をもって単結晶化した半導体の島が形成される。（
ｈ）は以上の半導体膜に相補型のＭＩ ５ＦＥＴを形成
した工程である。
じた場合に軽いエツチングでこれを取り除く工程で、必
要に応じて行う。（ｆ）はキャンプ層３−８を形成する
工程でこれにより半導体層を、あらかじめ正確に決めら
れた形状に閉じ込める事が可能で°ある。ｆｇｌは該半
導体層をアニールする工程である。アニールとしてはビ
ームアニール法を用いるとよい。ビームとしては赤外線
、レーザ光線、エレクトロノビーム、イオンビーム等が
用いられる。ビームのあて方としてはパルス法、あるい
は走査法を用いる。本実施例では連続発根のアルゴンレ
ーザ光３−１０を一方向３−１１に走査する事によりア
ニールを行う。パルス的アニールでは結晶化が溝周囲の
すべての面から進行し所謂マルチシードになりやすいの
に対し走査形アニールではシードを一方に限定する事が
可能で単結晶化しやすいので特に適する。以上の様に本
工程をもって単結晶化した半導体の島が形成される。（
ｈ）は以上の半導体膜に相補型のＭＩ ５ＦＥＴを形成
した工程である。
第４図は単結晶化した薄膜アイラッドの斜視図である。
各アイランドの大きさは後で形成するデバイス形状に応
じて自由にとる事が出来る。４−１は基板、４−２．４
−３．４−４，４−５，４−６．４−１は基板４−１上
に形成される単結晶化した薄膜アイランドである。
じて自由にとる事が出来る。４−１は基板、４−２．４
−３．４−４，４−５，４−６．４−１は基板４−１上
に形成される単結晶化した薄膜アイランドである。
以上の如く、本発明によれば絶縁分離され表面が平滑な
結晶性の高い半導体の島が、ガラスや石英等の絶縁体基
板、或いはシリコノウエノ・等の半導体基板上に絶縁膜
を設けた絶縁基板等、少なくとも表面が非電導性の広い
意味での絶縁性基板上に単結晶性の分離された半導体部
を形成する事が □可能である。本発明はＳＯ８等
の単結晶基板を用いる場合に比べて、はるかに自由度が
大きく、例えば表面弾性波素子や液晶表示素子等の任意
の基板上に単結晶半導体による高速の駆動回路を搭載す
る事が可能であり、更に基板面積も自由で、価格も低く
する事が可能である。又、従来提案されて来たグラフオ
エピタキシー等と比べても、結晶歪やクランクの発生が
ほとんどなく、配向限定が強い為に結晶性の良い膜が可
能であり、又、素子分離が自動的に行われる事、表面が
平滑である事等の利点がある。
結晶性の高い半導体の島が、ガラスや石英等の絶縁体基
板、或いはシリコノウエノ・等の半導体基板上に絶縁膜
を設けた絶縁基板等、少なくとも表面が非電導性の広い
意味での絶縁性基板上に単結晶性の分離された半導体部
を形成する事が □可能である。本発明はＳＯ８等
の単結晶基板を用いる場合に比べて、はるかに自由度が
大きく、例えば表面弾性波素子や液晶表示素子等の任意
の基板上に単結晶半導体による高速の駆動回路を搭載す
る事が可能であり、更に基板面積も自由で、価格も低く
する事が可能である。又、従来提案されて来たグラフオ
エピタキシー等と比べても、結晶歪やクランクの発生が
ほとんどなく、配向限定が強い為に結晶性の良い膜が可
能であり、又、素子分離が自動的に行われる事、表面が
平滑である事等の利点がある。
この様に、本発明は従来得られなかった高品質の結晶性
薄膜を形成し得る画期的な方法である。
薄膜を形成し得る画期的な方法である。
本発明による結晶性薄膜を用いると、例えばガラス基板
上に高品質のトランジスタを形成可能で、液晶、ＥＬ、
ＥＣ等を用いた薄型表示パネル、あるいは大面積のデー
タ入カバネル等が安価で安定性よく製造可能となる。
上に高品質のトランジスタを形成可能で、液晶、ＥＬ、
ＥＣ等を用いた薄型表示パネル、あるいは大面積のデー
タ入カバネル等が安価で安定性よく製造可能となる。
尚、実施例では低温堆積薄膜のリフト・オフにより本発
明を実現したが、溝形状に整合的に分離された構造の薄
膜をアニールするという本発明の基本に変更なければ他
の方法でも構わない。又レーザアニール以外の例えば電
子ビームアニール、イオンビームアニール、フラッシュ
ランプアーニール、ヒータアニール等を用いてもよい。
明を実現したが、溝形状に整合的に分離された構造の薄
膜をアニールするという本発明の基本に変更なければ他
の方法でも構わない。又レーザアニール以外の例えば電
子ビームアニール、イオンビームアニール、フラッシュ
ランプアーニール、ヒータアニール等を用いてもよい。
第１図は従来例の、第２図は本発明のそれぞれ試料構成
を説明する為の断面図、第３図は本発明の一実施例の工
程を説明する為の試料の断面図。 第４図１′！嚇結晶化した薄膜アイランドの斜視図であ
る。 １−１．２−１．３−１．４−１・・・・・・基板１−
ｂｌ、 ２−ｂ、・・・・・・・・・・・・・・・・・
・・・・・・・溝１−２．２−２．３−４・・・・・・
・・・・・・・・・・・・薄膜１−３．２−３．３−８
・・・・・・・・・・・・・・・・・・キャップ３−２
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・レジスト第３図 第す図
を説明する為の断面図、第３図は本発明の一実施例の工
程を説明する為の試料の断面図。 第４図１′！嚇結晶化した薄膜アイランドの斜視図であ
る。 １−１．２−１．３−１．４−１・・・・・・基板１−
ｂｌ、 ２−ｂ、・・・・・・・・・・・・・・・・・
・・・・・・・溝１−２．２−２．３−４・・・・・・
・・・・・・・・・・・・薄膜１−３．２−３．３−８
・・・・・・・・・・・・・・・・・・キャップ３−２
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・レジスト第３図 第す図
Claims (6)
- （１）溝の形成された基板の溝の部分に薄膜を分離形成
する工程と、該薄膜をアニールする工程よりなる結晶性
薄膜の形成法。 - （２）薄膜を溝形状と自己整合的に形成する工程を有す
る特許請求の範囲第１項記載の結晶性薄膜の形成法。 - （３）溝を基板上にパタノ化されたレジストヲマスクと
して形成し、薄膜を該レジスト及び溝を覆うように堆積
したのちレジストのリフトオフにより溝形状に対し自己
整合的に形成する工程を有する特許請求の範囲第１項記
載の結晶性薄膜の形成法。 - （４）薄膜をアニールする工程はビームアニール工程で
ある特許請求の範囲第１項記載の結晶性薄膜の形成法。 - （５） ビームアニール工程ではビームを溝形状に対
し一定の方向に走査する事を特徴とする特許請求の範囲
第１項記載の結晶性薄膜の形成法。 - （６） 薄膜は非晶質薄膜である事を特徴とする特許
請求の範囲第１項記載の結晶性薄膜の形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157685A JPS5858723A (ja) | 1981-10-02 | 1981-10-02 | 結晶性薄膜の形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157685A JPS5858723A (ja) | 1981-10-02 | 1981-10-02 | 結晶性薄膜の形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858723A true JPS5858723A (ja) | 1983-04-07 |
Family
ID=15655143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157685A Pending JPS5858723A (ja) | 1981-10-02 | 1981-10-02 | 結晶性薄膜の形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247801A (ja) * | 1984-05-23 | 1985-12-07 | Canon Inc | 再生装置 |
-
1981
- 1981-10-02 JP JP56157685A patent/JPS5858723A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247801A (ja) * | 1984-05-23 | 1985-12-07 | Canon Inc | 再生装置 |
| JPH0462430B2 (ja) * | 1984-05-23 | 1992-10-06 | Canon Kk |
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