JPS5856174B2 - ワ−ド群優先順位割当装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ストア中の複数個（Ｎ＞４）のワード群に相
対的に優先順位を割当てるため、優先順位“ｉ”を有す
るあるワード群をアクセシングすることにより当該ワー
ド群に優先順位“１″を与えると共に全ての優先順位“
１．・・・、（ｉ −１）”を１だけ増大させ、さらに
優先順位“′Ｎ″′を有するあるワード群を置換するこ
とによって新しいワード群を挿入すると共に全ての優先
順位“１．・・・。

（Ｎ−１）”を１だけ増大させ、よって“Ｎ′”が最下
位優先順位となるように構成したワード群優先順位割当
装置に関する。

この種のワード群優先順位割当装置は既知であり、記憶
容量の犬なるメインストアおよび記憶容量の小さな高速
バッファストアを持って構成した記憶システムに使用さ
れるものである。

これに関連し、一個の蓄積ワードおよびまたは相俟って
ブロックを形成する多数の蓄積ワードとし得る一組の情
報を一般に「ワード群」と称する。

この記憶システムのバッファストアは最も適切なかつ最
も頻繁に使用されるワード群を記憶する。

従って、このような記憶システムを含むコンピュータシ
ステムのプロセッサを最も友好的に作動させることがで
きる。

この場合、バッファストアおよびプロセッサの動作速度
はほぼ同程度である。

バッファストアの容量には限界があるので、バッファス
トアが最も適切でありかつ最も頻繁に使用されるワード
群を有していなければならない条件をいつまでも満足さ
せるために、どのワード群を別のワード群で置き換える
べきかについて絶えず決定を行なう必要がある。

ワード群を他の別のワード群で置き換えるための好適に
してかつ度々使用されてきた決定基準は「ＬＲＵ（１ｅ
ａｓｔ−ｒｅｃｅｎｔｌｙ ｕｓｅｄ）ｌ基準である
。

この基準は、最近のうちでも最も最初に使用されてきた
バッファストア中のワード群が置換の資格を有すること
を意味する。

云い換えれば、この種のワード群がバッファストアにさ
らに留まるための優先順位は最下位であることを意味す
る。

バッファストアの他のワード群はその過去の状態に依存
して順次上位の優先順位を有する。

最近のうちでも最後に使用されたおよびまたは新しい内
容が与えられたワード群が最優先順位を有する。

上述した説明からも明らかなように、本発明は前記ＬＲ
Ｕ基準を具体化したワード群優先順位割当装置を提供す
るものである。

斯かる優先順位割当装置では複雑な組合わせ論理回路網
を形成して所望のコードを発生させ、このコードからバ
ッファストアの他のワード群の必要な置き換えおよび優
先順位を導出させることが知られている。

新しい優先順位の割当てが完了する前にかかる回路網内
で生ずる遅延時間が重要な要素である。

この遅延時間があまりに長い場合には、かかるバッファ
ストア構成を使用する利益が損われる。

この欠点を除去するため、優先順位割当装置を簡単に行
ない得る方法が提案されているが、この方法ではＬＲＵ
基準を最早完全に満足させ得ないという欠点がある。

さらに、バッファストアを含む記憶システムの効率を減
少されることにもなる。

本発明の目的は、かかる欠点を除去し、構造簡単にして
ＩＲＵ基準を完全に満足させるワード群優先割当装置を
提供するものである。

このため、本発明ワード群優先割当装置においては、ｍ
ビットから成るビット列を発生するためのコード発生器
を備え、該ビット列のうちの第一個数に個のビット優先
順位“Ｎ″をもったワード群を二値化コードとして示し
、該ビット列の第二個数（ｍ−ｋ）個のビットは残りの
（Ｎ−１）個のワード群間の実際の優先順位の順序を（
Ｎ−１）！個の取り得る二値化エンコーデングとして示
し、さらに前記コード発生器はワード群が挿入されたこ
とを信号化し及びワード群のアクセシングを識別するた
めの第一信号化入力端子と、ｍビットの前記ビット列を
蓄積するためのレジスタに接続された出力端子とを有し
、該レジスタはデコーダに接続されにビットの前記第一
個数ｋに対する第一出力端子と、前記コード発生器に接
続され該コード発生器に対し前記ｍビットのビット列を
伝えるための第二出力端子とを有していることを特徴と
する。

先ず第１に、最下位優先順位を有するワード群を決定す
る（この群の置換の観点から）ための簡単なコードを得
ることができた。

このコードは最小ビット数から成るので、最下位優先順
位を有するワード群の決定を最小デコーディング後に最
大の速さで確実に実行することができる。

第２に、最下位優先順位を有しない群に対する全ての優
先順位組合わせのコーディング化を可能にする手段は３
ないし６のワード群を含むシステムに限定される。

これはスペースとして供するが、以下の説明からも明ら
かなように、これらコードの再発生期間中に時間の損失
がほとんどないという利点がある。

本発明の好適実施例においては、再書込みに好適である
または好適でない読取専用ストアを優先順位発生器のコ
アとして使用することができる。

本発明の実施に当っては、読取専用ストアには１次およ
び２次選択手段を設け、発生優先順位コードにより読取
専用ストアにおいて１次選択を与え、１ワ一ド群での読
取または書込またはストアにおけるワード群の置換によ
って、読取専用ストアにおいて２次選択を与えることが
できる。

メインストアおよびバッファストアを持って構成したか
かる記憶システムを利用するコンピュータ構造において
は、例えば、パリティエラーを検出した場合、バッファ
ストアのワード群を無効にすべきであるという状態が発
生する。

複数個のプロセツサがコンピュータシステムに使用され
ており、各プロセッサが専用のバッファストアを含んで
いる場合には、無効状態が再び発生し得る。

所定のプロセッサがメインストア中のワード群を変調し
、前記ワード群が異なるプロセッサのバッファストア中
に存在する場合には、このワード群を無効とする必要が
ある。

本発明の場合には、このような無効であることを信号化
することによって、かかる無効の原因とはかかわりなし
に、何を実行できるかを確立することが重要なことであ
る。

これまでは、この信号化によって、特定のビットのみを
バッファストアと関連するアドレスストアに存在するワ
ード群のアドレスに追加させていた。

リクエストされたワード群のアドレスをバッファストア
に存在するワード群の、アドレスストア中に存在するア
ドレスと比較する間に、所定のワード群を無効にししか
もメインストア中の当該アドレスに対するアクセスを実
行する必要があることが判った。

本発明によるワード群優先順位割当装置によれば、この
無効信号化を異なる方法で使用することが可能である。

この目的のために、本発明によるワード群優先順位割当
装置によれば、ワード群が無効とされたことを伝えるた
めの信号ラインを設け、前記発生器にはさらに定められ
たコードに従って優先コードを発生する手段を含ませ、
無効にされたワード群には最下位優先順位を割当て、こ
の群よりも優先順位の下位の全ての群の優先順位を一段
階だけ繰上げ、レジスタに記憶された優先コード（初期
コード）を、無効であることを伝えると共に発生器によ
って発生されるべき優先コードに対する選択コードとし
て供することができる。

従って、とにかく無効とされたワード群は、先ず第１に
、別のワード群によって置換のための資格を有する。

その理由は、このワード群に最下位優先順位を割当てら
れるからである。

さらに、本発明による装置においては、ワード群の無効
ということを信号化することにより読取専用メモリにお
いて２次選択を与えることが可能である。

ハードウェア（デコーダ）の価格の点からすれば、優先
符号を発生する発生器の手段に対しては、最小ビット数
を使用して全ての群のうち最下位優先順位を有する群を
表示する符号を記憶することが有益である。

以下図面により本発明を説明する。

第１図はワード群優先順位割当装置ＱＳを使用できる記
憶システムを示す。

第１図は本発明装置ＱＳの機能および動作を説明するた
めの本装置ＱＳの周辺機器を示している。

第１図に示す記憶システムは、既知のシステムであり、
例えば、オランダ国特許第７３１７５４５号に開示され
ている。

ＭＳはメインストアであり、選択装置ＳＥを含み、この
選択装置によって、アドレスレジスタＡＲにプロセッサ
ＰＳ（図示せず）から発生したアドレスＡｄｒが与えら
れた時、メインストアＭＳのワード群ＷＧを選択するこ
とができる。

ラインＲ／Ｗには「読取」または「書込」動作（オペレ
ーション： ｏｐｅｒａｔｉｏｎ ）のいずれが行なわ
れるのかが指示される。

ワード群ＷＧの読取／書込を入力／出力レジスタＭＳＲ
を経て実行し、その後にワード群をプロセッサに転送す
ることができる。

ＢＳはバッファストアを示し、本例においては、これは
例えば４個のワード群ＷＧＡ、ＷＧＢ。

ＷＧＣおよびＷＧＤを含んでいる。

バッファストアＢＳの入力／出力レジスタをＢＳＲで示
す。

さらにアドレスストアＡＳおよび比較装置■を設ける。

或いは又、アドレスストアを連想ストアとし得、その場
合には比較装置■を省略することができる。

アドレスストアＡｓはバッファストアＢＳが含むことが
できるワード群と同数のアドレスを含むことができる。

アドレスの位置をアドレス位置ａＳ、ａＢ、ａＣおよび
ａＤで表わす。

比較装置■において、レジスタＡＲに供給されるアドレ
スＡｄｒをドレスストアＡＳに存在するアドレスと比較
する。

この比較を（関連する）全アドレスに対して同時にまた
は連続的に実行できる。

これらのアドレスの１つが一致すると、オアゲートｇＯ
，ｇ１．ｇ２．ｇ３の１つを経て、対応するラインｌ！
０．Ｉ１１，１２，１３が作動され、従って、対応する
アドレスと関連するワード群がバッファストアＢＳにお
いて選択される。

ラインＲ／Ｗには、再び、「読取」または「書込」のい
ずれが実行されるのかが指示される。

このワード群の内容を、レジスタＢＳＲを経て、プロセ
ッサＰＳに転送することが出来る（読取）。

書込の場合には、ＢＳＨの内容が、選択されたワード群
に、書込まれる（書込）。

このように、バッファストアはこれら動作によって更新
される。

或いは又、バツフアストア中のワード群を無効にするこ
とが実行される。

このような場合には、アドレスＡｄｒは信号ライン■に
無効信号を伴なう。

優先コード〔〕はストアＢＳ中のそれぞれのワード群に
対する優先コードを含んでいる。

この優先コードについては他の図を参照して後述するこ
とにする。

このコードを、ライン１ｉｃ（実際にはラインの束）を
経て、装置ＱＳのコード発生器Ｇに供給する。

この発生器Ｇはさらに、入力端子Ａ、Ｂ、Ｃ，Ｄを具え
、これらを、ラインｌ′０゜７’１ 、Ａ？’２ 、Ｃ
３を経て、ライン１０，１１，１１２゜１３に夫々接続
する。

バッファストアの所定のワード群において、（アドレス
Ａｄｒを基礎として）読取または書込（Ｒ／Ｗ）を実行
する場合には、コード発生器Ｇの入力端子に更新信号０
が供給される。

存在する初期コードから開始して、コード発生器Ｇは、
入力端子Ａ、Ｂ、ＣまたはＤのいずれか１つおよび入力
端子Ｕに存在する信号の１つに存在する信号を基礎とし
て、新しい状態を表わす新しいコードを発生する。

この場合、ＬＲＵ基準を利用する。

このことはワード群が最上位の優先順位を得しかもこの
ワード群よりも優先順位の高い全てのワード群の優先順
位を一段階だけ繰下げることを意味する。

しかしながら、バッファストアのワード群が無効にされ
る場合には、コード発生器Ｇの入力Ｕは作動されないが
、このコード発生器Ｇには信号■が（ライン７’Ｏ、ｌ
’ｌ 、７’２またはＡ’３の信号と一緒に）供給され
る。

これら信号を使用してコード発生器ＧはレジスタＣＢに
存在する初期コードを基礎として新しいコードを発生す
る。

この新しいコードはこの新しい状態を表わすものである
。

このように、無効とされるワード群に最下位の優先順位
が割当てられ（従って最初に置換され得る）および最初
はこのワード群の優先順位よりも遅い優先順位を有する
全てのワード群の優先順位が一段階だけ繰上げられるこ
ととなる。

アドレスＡｄｒを有するワード群ＷＧがバッファストア
ＢＳに存在しない場合には、比較装置■においてはこの
アドレスＡｄｒに対して一致状態は発生しない。

この状態を信号化してライン１４に送り、ストアＭＳに
おいてワード群を選択する。

レジスタＭＳＲを経て、読取または書込を実行すること
ができる。

この状態においては、次の状態が発生する。

すなわち、このワード群の内容をレジスタＢＳＨに供給
する。

次に、このワード群を全体としてバッファストアＢＳに
転送する。

バッファストアＢＳに記憶するために、他のワード群を
このバッファストアＢＳから除去する必要がある。

ＬＲＵ基準は、ワード群の置換に際し、当該ワード群が
バッファストアにおいて最下位の優先順位を有するワー
ド群と置き換えられることを規定する。

この置換の結果、バッファストアの内容が更新される。

この新しい状態では、新しい情報を含むこのワード群は
最優先順位を有し、バッファストアのこの部分に前に存
在していたワード群の優先順位よりも高い優先順位を有
する全てのワード群の優先順位は一段階だけ繰下げられ
る。

コ（７）ため、第１図に示す装置においては、デコーダ
ＣＤをレジスタＣＢの左側に接続し、このデコーダによ
って、優先コードを基礎として４つの群Ａ、Ｂ、Ｃまた
はＤのいずれが最下位の優先順位を有するかを決定する
。

ライン１４の信号と関連して、アンドゲートｅ１．ｅ２
．ｅ３またはｅ４のいずれか１つが作動する。

従って、１つのオアゲートｇＯ，ｇ１，９２またはｇ３
および１つのラインｌＯ，１１，１２または１３を経て
、レジスタＢＳＲの内容がバッファストアＢＳの正しい
位置に記憶される。

前記１つのゲートｅＯ，ｅｌ。ｅ２まはたｅ３を経て、
当該アドレスＡｄｒを、レジスタＡＲから比較装置を経
て、または、直接（図中、点線で示す如く）のいずれか
によって、アドレスストアＡＳに記憶する。

さらに、優先コードを、ワード群優先順位割当装置ＱＳ
によって、この新しい状態に適応させる。

コード発生器ＧはレジスタＣＢ中の先のコードに基づい
て、当該ライン１３０．Ｉｌｌ、１１２，１３の信号お
よびラインＲ／Ｗ上の更新信号と関連して、新しい優先
コードを発生する。

新しい授光コードを発生させることに関する限り、後者
の情報は、前記置換が行なわれることなく、バッファス
トアＢＳのワード群において前述した読取／書込動作に
類似している。

先の説明からも、新しいコードを高速発生させることが
重要であることが明らかである。

その理由は、レジスタＣＢが新しいコードを含むまで別
の処理が不可能であるからである。

さらに、このコードは、ＣＤにおいてデコーディングさ
れるべき部分に関する限り、できるだけ簡単とすべきで
ある。

その理由は、（例えば１論理レベル後）できるだけ迅速
にどのワード群が最下位の優先順位を有するかを知るこ
とが有益であるからである。

（優先順位割当装置及び関連するコードについての説明
） 以下、本発明によるワード群優先順位割当装置ＱＳにつ
き詳細に説明する。

本発明装置の基本的な要素はｍビットから戒る優先コー
ドを発生させることである。

各コードの最初のにビットはｎ個全ての群の最下位の優
先順位Ｐｍ１ｎ、を有する群を表わす。

このことは符号化をできるだけ簡単にして、どのワード
群が置換の候補であるかをほぼ直接的に知るようにする
ことのために重要である。

ｎ ＝ ３個のワード群が存在する場合には、３つの群
Ａ、ＢまたはＣのうちのどの群が最下位の優先順位Ｐｍ
１ｎ、、、を有しているかをコード化するためにに＝２
ビットが必要である。

その場合、第２図に示すように、「不適当」（※）とし
て残る１つのコードが存在する。

ｎ＝４個のワード群が存在する場合には、第２図に示す
ように、ｋ−２ビツトをリクエストして４つの群Ａ、Ｂ
、ＣまたはＤのうちのどの群が最下位の優先順位Ｐｍ１
ｎ、を有するかを示す。

同様に、ｎ−５個の群Ａ 、 Ｂ 、 −−−Ｅの場合
には、ｋ＝３ビツトをリクエストし、およびｎ＝６個の
群の場合に再びに＝３ビットをリクエストする。

これらコードＰｍ１ｎ、を第２図に示す。

優先コードの残りのｍ−にビットは最下位優先順位を有
しない全ての群に対する全ての優先順位の組合わせをコ
ード化するために供するものである。

ｎ＝３の場合には、（３−１）！−２の組合わせが存在
するので、ｍ−に＝１ビットで十分である。

（この場合、全体でｍ＝３である。）ｎ−３の場合には
、最優先順位を“０”で表わし及び最下位優先順位を“
２”で表わす。

最下位優先順位以外の優先順位を有するワード群に対す
る残りの組合わせは（０，１）および（１，０’）であ
る。

第１の組合わせ（０，１）を第３ビット−Ｏで表わし、
第２の組合わせを第３ビツト＝１で表わす。

これらを基礎として、ｎ−３の場合に対して第３図に示
すような表を構成することができる。

左側のブロックで示す欄は初期状態（開始状態）を含み
、このブロックで示す欄において左から右に、順次群Ａ
、ＢおよびＣの優先順位を示す。

最上部にＵを付した次の３つの欄は、そのＡ、Ｂおよび
Ｃの下に、これら群Ａ、ＢおよびＣを新しい情報で読取
りまたは新しい情報を書込む場合に、すなわち、Ｒ／Ｗ
信号が第１図に示す発生器Ｇの入力端子に現われた場合
に、どの優先順位が生じるかを（数値順位）で示してい
る。

この表は、優先順位に対する全ての条件を満足すること
を示している。

すなわち、書込または読取を実行する群に最優先順位（
０）が与えられる。

新しいワード群をストアからバッファストアへ転送する
場合に、最下位の優先順位を有するワード群の内容を新
しい内容によって置換する場合をＵで示すこれら欄中に
示す。

例えば、第１行目では、最初はワード群Ｃが最下位優先
順位を有する。

第４欄は更新されて最上位の優先順位を得た情報を示し
ている。

同様に、第３欄は、ワード群Ｂの内容の置換を示してい
る。

■で示す３つの右側の欄は本発明によってワード群Ａ、
ＢまたはＣの内容を、最も左側の欄に与えられた状態か
ら出発して、無効とする（ｉｎｖａｌ−ｉｄａｔｅ）場
合に生ずる優先順位を示す。

第３図の表に示す内容を２値化して第４図の表に示す。

第５図はワード群優先順位割当装置の構成例を示すブロ
ック図である。

本実施例はｎ ＝ ３個のワード群を含む場合に関する
ものである。

ワード群優先順位割当装置の入力端子および出力端子は
第１図に示す通りであり、第１図は４つの群（Ａ。

Ｂ、ＣおよびＤ）に基づくものであり、第３〜５図は３
つの群（Ａ、ＢおよびＣ）に基づくものである。

第５図に示す実施例の上述した優先コード発生器Ｇ（第
１図参照）は読取専用ストアＲＯＭ（ＰＲＯＭ又はＥＡ
ＲＯＭ）から成り、このストアはアドレスデコーダを含
む。

このアドレスデコーダはこの場合優先コード（３ビツト
）を受は取る。

これらコードはレジスタＣＢに存在し得る。第４図およ
び第５図間の関係につき説明する。

第４図の左側の欄はレジスタＣＢに存在し得る初期コー
ドを示す。

これら６コードの各々は、６ビツ）ＲＯＭワードを選択
することができる。

かかるワードの内容は第４図の対応する初期コードより
後の、同一行上に存在するコードと一致する。

レジスタＣＢ中の新しい出力位置に対する新しいコード
として存在するコード（２次選択）はシステムのいずれ
の個所に発生するかによって決定する。

その都度、６ビツ）ＲＯＭの半分が信号Ｕ（更新）又は
信号Ｉ（無効）のいずれかによって選択される。

その上さらに、信号Ａ、Ｂ、Ｃを一時に一つだけ受は取
る。

この場合、この第２選択をアンドゲートＥ１〜Ｅ６を用
いて実行する。

第４図は、全ての場合おいて、ラインＬを経てレジスタ
ＣＢにどのコードを供給するかを示す（図に（３）で示
すように３ビツトである）。

全ての群の最下位の優先順位を有する群を決定するため
のデコーディングを、デコーダＣＤの各優先コードの最
初の２つのビットをデコーディングすることにより、簡
単に実行することができる。

本実施例においては、デコーダＣＤを３個のアンドゲー
トＤＥ１．ＤＥ２およびＤＥ３を以って構成し、これら
アンドゲートには最初の２つのビットまたはその反転し
た値（入力端子に丸示で示す）を供給する。

第２図のｎ＝３の欄におけるコードを基礎として最下位
の優先順位を有する群の場合には、群Ａに対してはＤＥ
Ｉの、群Ｂに対してはＤＥ２のおよび群Ｃに対してはＤ
Ｅ３の出力端子に夫々信号が現われる。

これら出力端子を第１図に示すアンドゲートｅ１ 。

ｅ２およびｅ３に接続してこの信号を次の処理のために
供給する。

デコーダ（ゲートＤＥ１〜ＤＥ３）のロジックデプス（
ｌｏｇｉｃ ｄｅｐｔｈ）は単一のゲート段にすぎない
。

システムの状態の各変化後における新しいコードの発生
をストアＲＯＭの内容によって明確に決定する。

ゲー）Ｅ１〜Ｅ６からの３個の出力の２回の繰返し出力
をストアに対して並列でレジスタＣＢに転送される（図
中、唯一個の信号ラインを示しているにすぎない。

）或いは又、レジスタＣＢからのコードと共にアドレス
ビットとして使用されるべき信号Ａ、Ｂ。

Ｃ（および第１図によればＤ）を使用することが可能で
ある。

このようにすれば、ゲー１−Ｅ１〜Ｅ６おける前記２次
選択を省略出来るが、その場合、アドレスデコーダＳの
構成がさらに複雑化し動作が遅くなる。

速度の点を考慮すると、第１及び第２選択を組合わせる
のが好ましい。

ｎ ＝ ４の群が存在する場合には、最下位の優先順位
を有するワード群を決定するためにはに＝２ビットが必
要とされる（第２図のｎ＝４参照）。

最下位の優先順位を有しない全ての群に対する全ての優
先順位の組合わせを表示するためには、ｍ−に＝３ビッ
トが必要とされる。

その理由は、（４−１）！＝６の組合わせが可能である
からである。

第６図の表に示した例からも明らかなように、優先順位
０．１および２をこれらｍ−に＝３ビットで蓄積するこ
とができる。

コード０００および１１１はこの場合関係しないので※
印で示しである。

第６図の左側の欄は起り得る優先順位ＰＶを示し、右側
の欄はビットコードＢＣを示す。

すでに説明したように、最下位優先順位（第３番組）は
第２図のｎ＝４以下に与えられている。

これらのデータを基礎として、可能性のある全ての場合
につき容易に表とすることができる。

第７図は先ず第１に、優先順位を表わす数字０，１．２
および３で示した全ての可能性を示す表である。

この表の構成は第３図に示す表と完全に同一である。

第８図は対応する２准将号における表を示す。

従って、この表は第２図、第６図および第７図に示すコ
ード（列ｎ＝４）から戒っている。

第８図の左側の欄は初期コードを含み、その対応ビット
を文字Ｐ。

Ｑ、Ｒ，ＳおよびＴで示す。

発生されるべきコードを別の欄に与える。

そのビットを文字に、Ｌ。Ｍ、Ｎおよびφで示す。

第４図の表について説明したように、第８図のこの表は
、一番左側の列を除き、第５図に示す読取専用ストアＲ
ＯＭの内容として作用し得るものである。

この表は第５図に示す実施例について説明したと同様に
さらに使用されるが、この場合には、入力端子りおよび
４個のアンドゲートＥを設けて装置の拡張を図ることが
必要である。

（例えば入力端子りとＵおよび■とを結合し、およびＣ
Ｄにアンドゲートｅ４を追加する）。

第１図には、完全な記憶装置におけるｎ＝４のワード群
の例を示したものである。

読取専用ストアＲＯＭを使用しても前記符号の全てを発
生するための解決策とはならない。

第４図または第８図に示す表を基礎として同一機能を達
成する組合わせ論理回路を達成することが可能である。

この組合わせを、既知の如く、いわゆるカルノー図表を
用いて達成できる。

このカルノー図表を用いて切換式を見出すことができる
。

第９図はこのようにして得られるｎ＝４に対する切換式
を示す。

ここで、ｍ−５のビットコードは２５３２の組合わせが
あることを示し、その組合わせのうち４！＝２６の組合
わせのみを使用することができる。

従って８つの不適切な組合わせが存在する。

この場合、これらは０００および１１１で終了する組合
わせが存在する。

これら組合わせを省略した第６図の表を参照する。

しかしながら、このような無効とされた組合わせは読取
または書込期間中における故障に基づいて生じ得る。

カルノー図表から得られる切換式を変更することによっ
て、無効組合わせが発生したら次のアクセス時に直ちに
消失させることができる。

このようにすると、ビットＭに対しては部分（Ｐ −Ｑ
＋Ｐ−Ｒ）は（Ｐ−Ｑ＋Ｐ−８−Ｔ＋Ｐ−Ｒ−Ｔ＋Ｐ−
Ｒ・Ｓ）となる。

また、ビットＮに対しては、部分（Ｐ−Ｑ＋Ｐ−８）は
（Ｐ −Ｑ＋Ｐ −Ｓ −Ｔ＋Ｐ−頁・Ｓ＋Ｒ・ｇ−↑
）となる。

論理回路を第１０図および第１１図に示す。

優先コードレジスタＣＢ（第１図参照）は初期コード（
ピッ）Ｐ、Ｑ。

Ｒ，ＳおよびＴ）を含み、この初期コードは直接並びに
反転した形態で第１０図および第１１図の論理回路に供
給される。

他の人力は人力Ｕ（更新）および入力■（無効）および
入力Ａ、Ｂ、ＣおよびＤであり、後者の入力にはいずれ
の群Ａ、Ｂ。

ＣまたはＤが関連するかが表示される。

これら入力は第１図の発生器Ｇの入力である。

出力に「／」が付されているデルタ記号はナントゲート
を示す。

所定の入力符号（初期コード）Ｐ、Ｑ、Ｒ，Ｓ。

Ｔを、この回路で発生した信号Ｕ、ＩおよびＡ。

Ｂ、ＣおよびＤと一緒に転送した結果は、新しいコード
に、Ｌ、Ｍ、Ｎ、φが現われる。

（第１１図参照）。

ｎ＝５のワード群が存在する場合には、対応するコード
の最初の（３）ビット（第２図のｎ＝５の欄を参照）を
基礎として、最下位の優先順位を有する群を直接検出す
るためには、ｋ−３のビットが必要である。

残りの群（５−１＝４）に対して全ての優先順位組合わ
せ４！−２４の表示を可能とするためには、さらに５ビ
ツトを必要とするので、ｍ−に＝５ビットである。

この場合、全ての可能な組合わせは５？−１２０に達す
る。

このため、初期コードの数は１２０に達する。

ｎ＝５群の場合には、ＵとＡ、Ｂ、Ｃ，ＤおよびＦとの
組合わせにより、５つの更新状態が存在する。

また、■とＡ、Ｂ、Ｃ，ＤおよびＦとの組合わせにより
５つの無効状態が存在する。

このように、全体として１２０の異なる状態に対して、
８ビツトコードか４成る１０の群が存在する。

これらデータを基礎として、第４図および第８図の表と
類似した表を再び構成することができる。

ＲＯＭをコードに対する発生器Ｇとして使用する場合に
は、８×１０８０ビツトから戒る１２０ワード（初期コ
ード入力）の容量を必要とする。

かかるＲＯＭを現在のＩＣＲＯＭから容易に構成するこ
とができる。

同様に、ｎ−６のワード群に対するセット−アンプを作
り出すことができる。

しかしながら、組合わせ数を増大させると実際上制限が
加えられること明らかである。

【図面の簡単な説明】

第１図はワード群優先（順位）割当装置を使用できる記
憶システムを示すブロック図、第２図は最下位優先順位
を表示する多数のコードを含む表を示す図、第３図は（
１＝３のワード群に対する優先順位のデジットコードを
含む表を示す図、第４図はｎ−３のワード群に対する優
先順位の２進コードを含む表を示す図、第５図はｎ＝３
の場合における本発明によるワード群優先順位割当装置
を示すブロック図、第６図はｎ＝４の場合における優先
順位シーケンスを含む表を示す図、第７図はｎ＝４の場
合における優先順位のデジットコードを含む表を示す図
、第８図はｎ ＝ ４の場合における優先順位の２進コ
ードを含む表を示す図、第９図は例えばｎ−４のワード
群を含む組合わせ論理回路網に対する切換式を示す図、
第１０図および第１１図は第９図の切換式に基づく組合
わせ回路網を夫々示すブロック図である。 ＱＳ・・・・・・ワード群優先順位割当装置、ＲＯＭ・
・・・・・読取専用ストア、ＣＢ・・・・・・レジスタ
、ＣＤ・・・・・・デコーダ、ＤＥ１〜ＤＥ３・・・・
・・アンドゲート、Ｅ１〜Ｅ６・・・・・・アンドゲー
ト。

Claims (1)

1. 【特許請求の範囲】 １ ストア中の複数個（Ｎ＞４）のワード群に相対的に
   優先順位を割当てるため、優先順位“ｉ ｎを有するあ
   るワード群をアクセシングすることにより当該ワード群
   に優先順位“１″を与えると共に全ての優先順位“１．
   ・・・ （＝ −ｘ ） １１だけ増大させ、さらに
   優先順位“ＮＩＩを有するあるワード群を置換すること
   によって新しいワード群を挿入すると共に全ての優先順
   位“１．・・・、（Ｎ−１）”を１だけ増大させ、よっ
   て“Ｎ ｎが最下位優先順位となるように構成したワー
   ド群優先順位割当装置において、ｍビットから成るビッ
   ト列を発生するためのコード発生器を具え、該ビット列
   のうちの第一個数に個のビットは優先順位“Ｎ”をもつ
   たワード群を二値化コードとして示し、該ビット列の第
   二個数（ｍ−ｋ）個のビットは残りの（Ｎ１）個のワー
   ド群間の実際の優先順位の順序を（Ｎ−１）！個の取り
   得る二値化エンコーデングとして示し、さらに前記コー
   ド発生器はワード群が挿入されたことを信号化し及びワ
   ード群のアクセシングを識別するための第一信号化入力
   端子と、ｍビットの前記ビット列を蓄積するためのレジ
   スタに接続された出力端子とを有し、該レジスタはデコ
   ーダに接続されにビットの前記第一個数ｋに対する第一
   出力端子と、前記コード発生器に接続され該コード発生
   器に対し前記ｍビットのビット列を伝えるための第二出
   力端子とを有していることを特徴とするワード群優先順
   位割当装置。 ２ 優先順位“′ｉ”を有するワード群を無効にするこ
   とにより当該ワード群に優先順位“Ｎ”を与えると共に
   、全ての優先順位” （ｉ＋’ ） 、・・・。 （Ｎ’）”を１だけ減じさせ、さらにコード発生器はワ
   ード群の無効を確認するための第二信号化入力端子を有
   することを特徴とする特許請求の範囲１記載のワード群
   優先順位割当装置。