JP2019097045A - アドレス記憶法 - Google Patents

Abstract

【課題】記憶ビット長が長く、かつ、数の多い、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュを、一つのメモリで記憶するメモリを提供すること。【解決手段】パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスの上位部分でメモリ内のメモリアレイをアドレス指定した位置の並列データ記憶領域の、下位アドレスの下位部分をデコードしたビット列の中のビット１に対応する位置に下位アドレス記憶有を示すビット１を記憶する。【選択図】図１

Description

本発明は、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数に下位８数を結合した数を２進数に変換したビット列、の全体または部分またはハッシュを記憶するアドレス記憶法に関する。

アドレス記憶方法の従来例としては、特開２０００−１５１６１７「テーブル作成検索装置」がある。この従来例は、ＭＡＣアドレスの記憶回路に関するもので、行列アドレスとＭＡＣアドレスデータエリアとインデックスエリアを持つRAM等で構成される第１のテーブルと行列アドレスとＭＡＣアドレスデータエリアとインデックスエリアを持つRAM等で構成される第２のテーブルからなる。この従来例は、MACアドレスの下位アドレス（例えば１６ビット）で第１のテーブルのメモリを指定した位置AにMACアドレス４８ビット全体を記憶する。その位置Aに既に他のMACアドレスが記憶されていれば、第２のテーブルのメモリの空きアドレス位置Bに記録し、その記録したアドレス位置Bを前記第１テーブルのアドレス位置Aのインデックスエリアに記憶する。これは記録エリアをネスティングで指定する方法である。

また、アドレス記憶方法の従来技術としては、特開２００４−１５５９２「MACアドレスポインタ構造、MACアドレスの並べ替え方法」がある。この従来例は、MACアドレスの下位アドレスで指定されるエントリーテーブルの同じアドレス位置に複数のMACアドレスを記憶する方法である。もし、空きエリアが無ければ、MACアドレスの前記下位アドレスと違う下位アドレスで指定されるエントリーテーブルにMACアドレスを記憶する。

特開２０００−１５１６１７ 号公報 特開２００４−１５５９２ 号公報

従来のアドレス記憶法としての従来例特開２０００−１５１６１７はネスティングでMACアドレスを記憶しているため、記憶アドレス先をたどるのに時間がかかる問題がある。また、本質的MACアドレス４８ビット全体を記憶しているので記憶エリアが大きくなる問題がある。

また、従来アドレス記憶方法としての従来例特開２００４−１５５９２は、MACアドレスの下位アドレスで指定されるMACアドレスのエントリーテーブル位置に空きが無ければ違う下位アドレスのエントリーテーブル位置にMACアドレスを記憶すると記載されているが、その場合には、MACアドレスを記憶する位置を選択する場合に、２つの下位アドレスで指定されるエントリーテーブル位置を検索しなければならないこと、および、同じエントリーテーブルの同じアドレス位置に、複数の記憶アドレスがあるので、それら複数のアドレス比較をする必要があり、検索に時間がかかる問題がある。
MACアドレスの下位アドレスによるＭＡＣアドレスの検索は高速になるが、基本的に下位アドレス位置にMACアドレス全体を記憶する方法は、正確記憶であるが、４８ビット全体を記憶しなければならないので、記憶できるアドレス数が少ない問題がある。

また、上記方法は、下位アドレス位置に上位アドレスのみを記憶することもできるが、記憶できるアドレス数が少ない問題がある。

本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュ（以上のいずれかを総称して、以下、１連のビット列という）を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリ内のメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットとのOR出力からなる並列ビット列データを前記メモリアレイに記憶することにより、上位１連のビット列でメモリ内のメモリアレイをアドレス指定した位置の並列データ記憶領域の、前記下位１連のビット列をデコードしたビット列の中のビット１に対応する位置に１連のビット列記憶有を示すビット１を記憶することで、記憶ビット長の長い１連のビット列の記憶を可能とするアドレス記憶法を提供することにある。

本発明（１）によれば、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュ（以上のいずれかを総称して、以下、１連のビット列という）でメモリをアドレス指定した位置に１連のビット列記憶有を示すビット１を記憶する１連のビット列記憶方法であって、１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列でアドレス指定されるメモリ内の並列記憶データ領域の前記下位１連のビット列をデコードしたビット列の中のビット１に対応する位置に１連のビット列記憶有を示すビット１を記憶する方法を含むことを特徴とする１連のビット列記憶方法を提供する。

本発明（２）によれば、本発明（１）に記載の１連のビット列記憶方法を適用した１連のビット列を記憶するメモリであって、
記憶すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットと、のOR出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、記憶すべき１連のビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、
記憶されているか確認すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットと、のAND出力の並列ビット列データの全ビットのOR信号である、記憶されているか確認すべき１連のビット列の記憶有/無を示す信号を出力する機能と
を備えたことを特徴とするメモリを提供する。

本発明（３）によれば、本発明（２）において、ビット０を記憶する信号入力時に、メモリから消去すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットのNOT信号と、のAND出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、消去すべき１連のビット列記憶無を示す一つのビット０を書き込む機能をさらに備えたことを特徴とするメモリを提供する。

本発明（４）によれば、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュ（以上のいずれかを総称して、以下、１連のビット列という）でメモリをアドレス指定した位置に１連のビット列記憶有を示すビット１を記憶する１連のビット列記憶方法であって、１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の下位１連のビット列でアドレス指定されるメモリ内の並列記憶データ領域の前記上位１連のビット列をデコードしたビット列の中のビット１に対応する位置に１連のビット列記憶有を示すビット１を記憶する方法を含むことを特徴とする１連のビット列記憶方法を提供する。

本発明（５）によれば、本発明（４）に記載の１連のビット列記憶方法を適用した１連のビット列を記憶するメモリであって、
記憶すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットと、のOR出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、記憶すべき１連のビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、
ビット０を記憶する信号入力時に、メモリから消去すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットのNOT信号と、のAND出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、消去すべき１連のビット列記憶無を示す一つのビット０を書き込む機能と
記憶されているか確認すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットと、のAND出力の並列ビット列データの全ビットのOR信号である、記憶されているか確認すべき１連のビット列の記憶有/無を示す信号を出力する機能と
を備えたことを特徴とするメモリを提供する。

以上、説明したように、本発明によれば、簡単な方法で記憶ビット長が長く、かつ、数の多い、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュを一つのメモリで記憶できるメモリを提供できる利点がある。

本発明の第１実施例の１連のビット列を記憶するメモリアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図 本発明の第２実施例の１連のビット列の記憶および記憶消去するメモリアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図

本発明の第１実施例を図１により説明する。本実施例は、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュに相当する１連のビット列を記憶するメモリアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図である。

図１において、１は１連のビット列を記憶するメモリ、２はメモリアレイ、３はデコーダ、４は入力レジスタ、５はライトイネーブル信号、６は上位１連のビット列であるアドレス指定信号、７は下位１連のビット列であるアドレス指定信号、９は入力データ、１０、１７，１８はOR回路、１１，１２はAND回路、１３，１４はメモリアレイ２の出力データ、１５はデコーダ３の入力オール０の出力信号、１６はデコーダ３の入力オール１の出力信号、１９はメモリ１の出力信号である。

以下に図１の動作を説明する。最初にメモリ１に１連のビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当する１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列（例えば１９ビット）のアドレス指定信号６でメモリアレイ２をアドレス指定し、読み出されるQ0からQ31の並列データと、前記下位１連のビット列（例えば５ビット）のアドレス指定信号７をデコード回路３でデコードした信号とを、AND回路とOR回路で演算し、その結果を入力レジスタ４内にある図には記してないラッチ回路でラッチし、その出力をライトイネーブル信号５を有効にして、メモリアレイ２に記憶する。

具体的には、デコーダ３の出力１５が１で、Q0（１３）が０の場合に、OR回路１７の出力は１となるので、Q0が０でもメモリアレイ２には、入力データとして、１が記憶される。一方、デコード３の出力１６が０の場合には、Q31（１４）のデータがそのまま、入力データとしてメモリアレイ２に記憶される。これにより、メモリアレイ２の出力並列データにデコーダ３の出力が１である位置の信号が挿入された並列データが、再度メモリアレイ２に書き込まれることにより、目的とする１連のビット列の記憶が可能となる。

次にメモリ１に目的とする１連のビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当する１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列（例えば１９ビット）のアドレス指定信号６でメモリ２をアドレス指定し、読み出されるQ0からQ31の並列データと、前記下位１連のビット列（例えば５ビット）のアドレス指定信号７をデコード回路３でデコードした信号とを、AND回路とOR回路で演算し、メモリ１の出力信号を得る。

具体的には、デコーダ３の出力１５が１で、出力１６が０で、Q0（１３）が１で、Q３１（１４）が１の場合に、AND回路１１の出力は１となり、一方、AND回路１２の出力は、０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９は１となる。この場合には、目的とする１連のビット列が記憶されていると判断する。また、上記条件で、Q0（１３）が０の場合には、メモリ１の出力１９は０となる。この場合には、目的とする１連のビット列が記憶されていないと判断する。これにより、メモリアレイ２の出力並列データからデコーダ３の出力が１である位置の信号を選択して、１連のビット列記憶有/無信号とし、メモリ１の出力とするので、目的とする１連のビット列が記憶されているか確認することができる。

本実施例は、メモリアレイ２をアドレス指定した位置の全てのデータを入力データ（例えばオール１、またはオール０）に書き直す機能を持つ。
具体的には、通常モードでは入力レジスタ４で入力データ９の入力を遮断した状態で、上記説明した動作をさせ、メモリアレイ２を初期設定したい場合だけ、入力レジスタ４へのOR回路１７からOR回路１８までの信号を内蔵するラッチ回路の出力で遮断し、入力データ４の入力を有効する。これにより、メモリアレイ２をアドレス指定した位置の全ての記憶データを入力データ９（例えばオール１、またはオール０）に書き直すことができる。

次に、本発明の第２実施例を図２により説明する。本実施例は、パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュに相当する１連のビット列の記憶および記憶消去するメモリアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図である。

図２において、２０は入力レジスタ、８は０ビット書き込み信号、２１、２２はAND回路、２３はNOT回路であり、他は図１と同じである。

以下に図２の動作を説明する。最初にメモリ1に１連のビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当する１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列（例えば１９ビット）のアドレス指定信号６でメモリアレイ２をアドレス指定し、読み出されるQ0からQ31の並列データと、前記下位１連のビット列（例えば５ビット）のアドレス指定信号７をデコード回路３でデコードした信号とを、０ビット書き込み信号８が０の場合に、OR回路とAND回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、その出力をライトイネーブル信号５を有効にして、メモリアレイ２に記憶する。

具体的には、０ビット書き込み信号が０なので、入力レジスタ２０内で、AND回路２１，２２からの入力信号を遮断し、OR回路１７，１８からの入力信号をラッチして、メモリアレイ２に入力させるので、デコーダ３の出力１５が１で、Q0（１３）が０の場合に、OR回路１７の出力は１となり、AND回路２１の出力は０となるので、Q0が０でもメモリアレイ２には、入力データとして、１が記憶される。一方、デコード３の出力１６が０の場合には、AND回路２２の出力にはQ31の信号がそのまま現れるので、Q31のデータがそのまま、入力データとしてメモリアレイ２に記憶される。これにより、メモリアレイ２の出力並列データにデコーダ３の出力が１である位置の信号が挿入された並列データが、再度メモリアレイ２に書き込まれることにより、目的とする１連のビット列の記憶が可能となる。

次にメモリ1に目的とする１連のビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当する１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列（例えば１９ビット）のアドレス指定信号６でメモリ２をアドレス指定し、読み出されるQ0からQ31の並列データと、前記下位１連のビット列（例えば５ビット）のアドレス指定信号７をデコード回路３でデコードした信号とを、０ビット書き込み信号９が０の場合に、AND回路とOR回路で演算し、メモリ１の出力信号を得る。

具体的には、デコーダ３の出力１５が１で、Q0（１３）が１の場合に、AND回路１１の出力は１となり、デコード３の他の出力（例えば１６）が０となり、AND回路１２の出力は０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９は１となる。この場合には、目的とする１連のビット列が記憶されていると判断する。また、上記条件で、Q0（１３）が０の場合には、メモリ１の出力１９は０となる。この場合には、目的とする１連のビット列が記憶されていないと判断する。これにより、メモリアレイ２の出力並列データからデコーダ３の出力が１である位置の信号を選択して、１連のビット列記憶有/無信号とし、メモリ１の出力とするので、目的とする１連のビット列が記憶されているか確認することができる。

次にメモリ1から目的とする１連のビット列の記憶を消去する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当する１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列（例えば１９ビット）のアドレス指定信号６でメモリアレイ２をアドレス指定し、読み出されるQ0からQ31の並列データと、前記下位１連のビット列（例えば５ビット）のアドレス指定信号７をデコード回路３でデコードした信号のNOT信号とを、０ビット書き込み信号９が１の場合に、AND回路とOR回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、その出力をライトイネーブル信号５を有効にして、メモリアレイ２に記憶する。

具体的には、０ビット書き込み信号が１なので、入力レジスタ２０内で、OR回路１７，１８からの入力信号を遮断し、AND回路２１，２２からの入力信号をラッチして、メモリアレイ２に入力させるので、デコーダ３の出力１５が１で、Q0（１３）が１の場合に、AND回路２１の出力は０となるので、Q0が１でもメモリアレイ２には、入力データのD0として、０が記憶される。一方、デコード３の出力１６が０の場合には、Q31のデータがそのまま、入力データとしてメモリアレイ２に記憶される。これにより、メモリアレイ２の出力並列データをデコーダ３の出力が１である位置の信号で打ち消した並列データが、再度メモリアレイ２に書き込まれることにより、目的とする１連のビット列の記憶の消去が可能となる。

本実施例の入力レジスタの入力データの入力動作は実施例１と同様なので、ここでは説明を省略する。

１ １連のビット列を記憶するメモリ
２ メモリアレイ
３ デコーダ
４ 入力レジスタ
５ ライトイネーブル信号
６ 上位１連のビット列であるアドレス指定信号
７ 下位１連のビット列であるアドレス指定信号
８ ０ビット書き込み信号
９ 入力データ
１０ OR回路
１１、１２ AND回路
１３、１４ メモリアレイ２の出力データ
１５ デコーダ３の入力オール０の出力信号
１６ デコーダ３の入力オール１の出力信号
１７、１８ OR回路
１９ メモリ１の出力信号
２０ 入力レジスタ
２１、２２ AND回路
２３ NOT回路

Claims (5)

1. パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュ（以上のいずれかを総称して、以下、１連のビット列という）でメモリをアドレス指定した位置に１連のビット列記憶有を示すビット１を記憶する１連のビット列記憶方法であって、１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の上位１連のビット列でアドレス指定されるメモリ内の並列記憶データ領域の前記下位１連のビット列をデコードしたビット列の中のビット１に対応する位置に１連のビット列記憶有を示すビット１を記憶する方法を含むことを特徴とする１連のビット列記憶方法。
   
2. 請求項１に記載の１連のビット列記憶方法を適用した１連のビット列を記憶するメモリであって、
   記憶すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットと、のOR出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、記憶すべき１連のビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、
   記憶されているか確認すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットと、のAND出力の並列ビット列データの全ビットのOR信号である、記憶されているか確認すべき１連のビット列の記憶有/無を示す信号を出力する機能と
   を備えたことを特徴とするメモリ。
   
3. ビット０を記憶する信号入力時に、メモリから消去すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記上位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記下位１連のビット列をデコーダでデコードしたビット列の各ビットのNOT信号と、のAND出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、消去すべき１連のビット列記憶無を示す一つのビット０を書き込む機能をさらに備えたことを特徴とする請求項２に記載のメモリ。
   
4. パケットアドレスビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位０９０、０８０，０７０の０を除いた数字に下位８数字を結合した１０進数を２進数に変換したビット列、の全体または部分またはハッシュ（以上のいずれかを総称して、以下、１連のビット列という）でメモリをアドレス指定した位置に１連のビット列記憶有を示すビット１を記憶する１連のビット列記憶方法であって、１連のビット列を上位１連のビット列と下位１連のビット列に分けた場合の下位１連のビット列でアドレス指定されるメモリ内の並列記憶データ領域の前記上位１連のビット列をデコードしたビット列の中のビット１に対応する位置に１連のビット列記憶有を示すビット１を記憶する方法を含むことを特徴とする１連のビット列記憶方法。
   
5. 請求項４に記載の１連のビット列記憶方法を適用した１連のビット列を記憶するメモリであって、
   記憶すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットと、のOR出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、記憶すべき１連のビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、
   ビット０を記憶する信号入力時に、メモリから消去すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットのNOT信号と、のAND出力からなる並列ビット列データを前記メモリアレイの前記アドレス位置のデータ記憶領域に記憶することにより、消去すべき１連のビット列記憶無を示す一つのビット０を書き込む機能と
   記憶されているか確認すべき１連のビット列を上位１連のビット列と下位１連のビット列に分け、前記下位１連のビット列でメモリアレイをアドレス指定した場合に１時的に読み出される並列ビット列データの各ビットと、前記上位１連のビット列をデコーダでデコードしたビット列の各ビットと、のAND出力の並列ビット列データの全ビットのOR信号である、記憶されているか確認すべき１連のビット列の記憶有/無を示す信号を出力する機能と
   を備えたことを特徴とするメモリ。