JPS5855584B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5855584B2 JPS5855584B2 JP6287478A JP6287478A JPS5855584B2 JP S5855584 B2 JPS5855584 B2 JP S5855584B2 JP 6287478 A JP6287478 A JP 6287478A JP 6287478 A JP6287478 A JP 6287478A JP S5855584 B2 JPS5855584 B2 JP S5855584B2
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- JP
- Japan
- Prior art keywords
- coordinate
- register
- bits
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置詳しくは一次元のメモリアドレスを
持つメモリへ任意の縦、横比を持つ二次元データを簡単
に書込めるようにするメモリアダプタ回路に関する。
持つメモリへ任意の縦、横比を持つ二次元データを簡単
に書込めるようにするメモリアダプタ回路に関する。
メモリチップは通常−次元のアドレスがついており、例
えばＩＫバイトのメモリは１０ビツトのアドレス信号で
アクセスされるＯ〜１０２３の１０２４番地を持つ。
えばＩＫバイトのメモリは１０ビツトのアドレス信号で
アクセスされるＯ〜１０２３の１０２４番地を持つ。
ところで記憶したいデータには画像情報のように二次元
のものもあり、か＼るデータをメモリへ書込むには１０
ビツトのアドレスを５ビツトずつに分けて前者をＸ座標
用、後者をＹ座標用とする方法がよくとられる。
のものもあり、か＼るデータをメモリへ書込むには１０
ビツトのアドレスを５ビツトずつに分けて前者をＸ座標
用、後者をＹ座標用とする方法がよくとられる。
しかしこれではＸ、Ｙ成分が固定されており、従って画
像が縦、横の長さの等しい正方形の場合はよいが、どち
らかが長い長方形の場合には過不足ビットが生じてしま
って王台が悪い。
像が縦、横の長さの等しい正方形の場合はよいが、どち
らかが長い長方形の場合には過不足ビットが生じてしま
って王台が悪い。
長方形の場合にはその縦、横の長さ従ってビット数の比
に応じてＸ１Ｙ座標信号のビット数比も変更できれば良
い訳で、本発明はか＼る操作を簡単に行なう手段を提供
しようとするものである。
に応じてＸ１Ｙ座標信号のビット数比も変更できれば良
い訳で、本発明はか＼る操作を簡単に行なう手段を提供
しようとするものである。
本発明の記憶装置は２次元画像情報のＸ、 Ｙ座標を示
す信号を一時記憶するＸ座標レジスタおよびＹ座標レジ
スタと、メモリアドレスｍビットのうちのＸまたはＹ座
標信号に割当てるビット数ｎを指定するアドレス配分レ
ジスタと、上位ビットになる方のＸまたはＹ座標信号を
ｎビットシフトさせたのち下位ビットになる方のＹまた
はＸ座標信号との和をとってメモリアドレス信号を得る
回路とを備えることを特徴とするが次に図面を参照しな
がらこれを詳細に説明する。
す信号を一時記憶するＸ座標レジスタおよびＹ座標レジ
スタと、メモリアドレスｍビットのうちのＸまたはＹ座
標信号に割当てるビット数ｎを指定するアドレス配分レ
ジスタと、上位ビットになる方のＸまたはＹ座標信号を
ｎビットシフトさせたのち下位ビットになる方のＹまた
はＸ座標信号との和をとってメモリアドレス信号を得る
回路とを備えることを特徴とするが次に図面を参照しな
がらこれを詳細に説明する。
第１図でＡ１は記憶対象の１つの画面を示し、縦Ｍ１お
よび横Ｌ１とも本例では３２画素の正方形とする。
よび横Ｌ１とも本例では３２画素の正方形とする。
このような画像情報のアドレス信号は縦、横つまりＸ、
Ｙ座標とも５ビツトの座標信号で表わすことができ、第
２図に示すＩＫビットのメモリチップＭの１０個のアド
レス信号端子を５個ずつに二分して各々にＸ、Ｙ座標信
号を加えることにより該メモリに二次元画像情報を記憶
させることができる。
Ｙ座標とも５ビツトの座標信号で表わすことができ、第
２図に示すＩＫビットのメモリチップＭの１０個のアド
レス信号端子を５個ずつに二分して各々にＸ、Ｙ座標信
号を加えることにより該メモリに二次元画像情報を記憶
させることができる。
この場合Ｘ座標信号にメモリアドレスの下位ビット、Ｙ
座標信号に上位ビットを割当てるとすれば、メモＩＪＭ
内に書込まれる画像情報ビットの配列は同図すに示す如
くなる。
座標信号に上位ビットを割当てるとすれば、メモＩＪＭ
内に書込まれる画像情報ビットの配列は同図すに示す如
くなる。
この図でＸ１〜Ｘ３２・￥１は５ビツトのＹ座標信号で
表わされる第１セクシヨンに含まれる、５ビツトのＸ座
標信号で表わされる第１〜第３２の３２個の番地を示し
、Ｘ１〜Ｘ３２・￥２は５ビツトのＹ座標信号で表わさ
れる第２セクシヨンのそれ、以下同様である。
表わされる第１セクシヨンに含まれる、５ビツトのＸ座
標信号で表わされる第１〜第３２の３２個の番地を示し
、Ｘ１〜Ｘ３２・￥２は５ビツトのＹ座標信号で表わさ
れる第２セクシヨンのそれ、以下同様である。
メモリチップＭのアドレス端子を配線で５×２に２分割
してしまうと以後は固定となり、総計が等しくてもＸ座
標信号に７ビツト、Ｙ座標信号に３ビツトという様な割
当てはできない。
してしまうと以後は固定となり、総計が等しくてもＸ座
標信号に７ビツト、Ｙ座標信号に３ビツトという様な割
当てはできない。
従って第１図すに示すような画素が８Ｘ１２８、Ｘ、Ｙ
信号では３ビツトと７ビツトといった長方形の画像信号
は記憶させにくい。
信号では３ビツトと７ビツトといった長方形の画像信号
は記憶させにくい。
本発明はか５る点を適切に処理するもので、その実施例
を第３図に示す。
を第３図に示す。
第３図で１，４はそれぞれ外部より入力するＸ、Ｙ座標
信号Ｓｘ 、Ｓｙを一時的に記憶するＸ座標、Ｙ座標レ
ジスタで、ビット数の増減があるＸ、Ｙ座標信号Ｓｘ
、Ｓｙの最大ビット数ｍ１前記の例では１０ビツトの容
量を各々持つ。
信号Ｓｘ 、Ｓｙを一時的に記憶するＸ座標、Ｙ座標レ
ジスタで、ビット数の増減があるＸ、Ｙ座標信号Ｓｘ
、Ｓｙの最大ビット数ｍ１前記の例では１０ビツトの容
量を各々持つ。
２は座標（アドレス）信号のビット数ｍのうちのｎ （
ｍ＞ｎ ）ビットをＹ座標用に振向けるため数ｎを書込
まれるアドレス配分レジスタ、５はＸ座標信号をｎビッ
ト左（上位側）にシフトするためのシフトレジスタ、６
はこのシフトしたものを記憶するためのレジスタである
。
ｍ＞ｎ ）ビットをＹ座標用に振向けるため数ｎを書込
まれるアドレス配分レジスタ、５はＸ座標信号をｎビッ
ト左（上位側）にシフトするためのシフトレジスタ、６
はこのシフトしたものを記憶するためのレジスタである
。
また３はシフトレジスタでＹ座標信号のうちの右（下位
）側のｎビットを有効にする信号を発生するマスクの機
能を持つ。
）側のｎビットを有効にする信号を発生するマスクの機
能を持つ。
９は第２図のＭに相当するメモリ、１０はアンド、１１
はオア各ゲートである。
はオア各ゲートである。
第４図のタイムチャートを参照しながらこの回路の動作
を説明するに、前記の例にならってｍ−１０、ｎ＝７と
すると、レジスタ２にはｎ ＝ ７をセットする。
を説明するに、前記の例にならってｍ−１０、ｎ＝７と
すると、レジスタ２にはｎ ＝ ７をセットする。
第４図ではこれを黒三角で示す。この結果レジスタ３に
は右端から１が７個つめられる。
は右端から１が７個つめられる。
Ｘ、 Ｙ座標信号Ｓｘ 、Ｓｙはいずれも下位（右）側
から前者が３ビツト、後者が７ビツト、図示しない外部
装置から送られ、レジスタ１および４にセットされる。
から前者が３ビツト、後者が７ビツト、図示しない外部
装置から送られ、レジスタ１および４にセットされる。
レジスタ５は第４図に示すようにある一定の周期でレジ
スタ１の内容をロードされ、ロード後はレジスタ２を参
照してそのセット数ｎ＝７だけ左へのシフトを行ない、
その値がレジスタ６にセットされる。
スタ１の内容をロードされ、ロード後はレジスタ２を参
照してそのセット数ｎ＝７だけ左へのシフトを行ない、
その値がレジスタ６にセットされる。
第３図でｘｘｘは３ビツトのＸ座標信号Ｓｘを示し、レ
ジスタ１へは右端にセットされるが、レジスタ５で７ビ
ツトシフトされてレジスタ６ではちょうど左端から３ビ
ツトつまった状態を示す。
ジスタ１へは右端にセットされるが、レジスタ５で７ビ
ツトシフトされてレジスタ６ではちょうど左端から３ビ
ツトつまった状態を示す。
かＳる状態でシフトレジスタ３，４．６の読出しを行な
う。
う。
読出しはどちら側に行なってもよいが下位側から行なう
とすると、第１シフトでレジスタ３から１、レジスタ４
から第１位Ｙ座標信号ｙがオーバフローし、アンドゲー
ト１０を通って該信号ｙがメモリ９に入力する。
とすると、第１シフトでレジスタ３から１、レジスタ４
から第１位Ｙ座標信号ｙがオーバフローし、アンドゲー
ト１０を通って該信号ｙがメモリ９に入力する。
レジスタ６では３ビツトのＸ座標信号ｘｘｘが１ビツト
レジスタ内で右にシフトするだけである。
レジスタ内で右にシフトするだけである。
第２〜第７シフトも同様で、レジスタ３は１，１・・・
・・・を出力し、レジスタ４は第２〜第７位Ｙ座標信号
ｙ、ｙ・・・・・・を出力し、これらが逐次メモリ９に
入力する。
・・・を出力し、レジスタ４は第２〜第７位Ｙ座標信号
ｙ、ｙ・・・・・・を出力し、これらが逐次メモリ９に
入力する。
この間シフトレジスタ６では３ビツトのＸ座標信号ＸＸ
Ｘが右へ６シフトし、全体では７シフトしてその最下位
ビットがレジスタ６の右端に達する。
Ｘが右へ６シフトし、全体では７シフトしてその最下位
ビットがレジスタ６の右端に達する。
第８〜１０シフトではレジスタ３の出力はＯであるから
アンドゲート１０は閉じ、Ｙ座標信号の出力はない。
アンドゲート１０は閉じ、Ｙ座標信号の出力はない。
代ってレジスタ６からＸ座標信号ＸＸＸが最下位側から
逐次出力され、メモリ９に入る。
逐次出力され、メモリ９に入る。
こうしてメモリ９は７ビツトのＹ座標信号および３ビツ
トのＸ座標信号でアドレスされる。
トのＸ座標信号でアドレスされる。
レジスタ２へのセット数ｎを変えれば、それに応じてこ
のＸ、Ｙアドレス信号のビット数比を変えることができ
る。
のＸ、Ｙアドレス信号のビット数比を変えることができ
る。
またレジスタ３，４．６は並列に読出してもよく、その
場合アンドゲート１０からはブロック７で示すつまりレ
ジスタ４の内容を下位側よりｎビット取り出した信号が
得られ、オアゲ゛−ト１１の出力端にはブロック６．７
の和をとったブロック８に示す内容の座標信号が同時に
得られ、これがメモリ９のアドレス信号となる。
場合アンドゲート１０からはブロック７で示すつまりレ
ジスタ４の内容を下位側よりｎビット取り出した信号が
得られ、オアゲ゛−ト１１の出力端にはブロック６．７
の和をとったブロック８に示す内容の座標信号が同時に
得られ、これがメモリ９のアドレス信号となる。
以上の説明から明らかなように、本発明によれば一次元
アドレスのメモリに任意の縦横比の二次元情報を簡単に
書込むことができ、極めて有効である。
アドレスのメモリに任意の縦横比の二次元情報を簡単に
書込むことができ、極めて有効である。
第１図ａ、ｂは二次元情報の例を示す説明図、第２図ａ
、ｂはメモリチップの説明図、第３図は本発明の実施例
を示すブロック図、第４図は動作説明用のタイムチャー
トである。 図面で、Ｓｘ 、ＳｙはＸ、Ｙ座標信号、１，４はＸ、
Ｙ座標レジスタ、２はアドレス配分レジスタ、５，６，
３，１０，１１はメモリアドレス信号を得る回路である
。
、ｂはメモリチップの説明図、第３図は本発明の実施例
を示すブロック図、第４図は動作説明用のタイムチャー
トである。 図面で、Ｓｘ 、ＳｙはＸ、Ｙ座標信号、１，４はＸ、
Ｙ座標レジスタ、２はアドレス配分レジスタ、５，６，
３，１０，１１はメモリアドレス信号を得る回路である
。
Claims (1)
- １２次元画像情報のＸ、Ｙ座標を示す信号を一時記憶す
るＸ座標レジスタおよびＹ座標レジスタと、メモリアド
レスｍビットのうちのＸまたはＹ座標信号に割当てるビ
ット数ｎを指定するアドレス配分レジスタと、上位ビッ
トになる方のＸまたはＹ座標信号をｎビットシフトさせ
たのち下位ビットになる方のＹまたはＸ座標信号との和
をとってメモリアドレス信号を得る回路とを備えること
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287478A JPS5855584B2 (ja) | 1978-05-26 | 1978-05-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287478A JPS5855584B2 (ja) | 1978-05-26 | 1978-05-26 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54154230A JPS54154230A (en) | 1979-12-05 |
| JPS5855584B2 true JPS5855584B2 (ja) | 1983-12-10 |
Family
ID=13212840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287478A Expired JPS5855584B2 (ja) | 1978-05-26 | 1978-05-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855584B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592076A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社日立製作所 | 画像表示装置 |
| JPS5998366A (ja) * | 1982-11-29 | 1984-06-06 | Nec Corp | アドレス指定回路 |
| JPS59228697A (ja) * | 1983-06-10 | 1984-12-22 | 三菱電機株式会社 | イメ−ジメモリのアクセス回路 |
| JPS60126689A (ja) * | 1983-12-14 | 1985-07-06 | 株式会社アスキ− | 表示制御装置 |
| JPS60135988A (ja) * | 1983-12-26 | 1985-07-19 | 株式会社アスキ− | 表示制御装置 |
| JPS60135987A (ja) * | 1983-12-26 | 1985-07-19 | 株式会社アスキ− | 表示制御装置 |
| US4691289A (en) * | 1984-07-23 | 1987-09-01 | Texas Instruments Incorporated | State machine standard cell that supports both a Moore and a Mealy implementation |
| JPS61269752A (ja) * | 1985-05-23 | 1986-11-29 | Rohm Co Ltd | 画像処理用制御装置 |
-
1978
- 1978-05-26 JP JP6287478A patent/JPS5855584B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54154230A (en) | 1979-12-05 |
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