JPS6025760Y2 - メモリ試験装置 - Google Patents

Description

【考案の詳細な説明】 本考案はメモリ試験装置に関腰被験メモリのとくに、不
良記憶領域を表示するメモリ試験装置に関する。

デジタルメモリでは、通常２値化信号を記憶し、これら
記憶された２値化信号の組合せによって有意の情報を蓄
えるようにしている。

２値化信号として、“Ｑ ９９．４４１９％が通常用い
られるが、不良記憶領域に１を書込んだ場合でもＯと記
憶されたり、また０を書込んだ場合でも１と記憶された
りする。

このような不良記憶領域を試験する従来の装置は、陰極
線管表示装置の表示面を被験メモリの各記憶領域に対応
して分割し、各記憶領域に対する試験結果をこれら表示
面の分割領域に明暗ドツトＤ１．Ｄ２で表示し、例えば
明かるいドツトは不良記憶領域を、暗いドツトは正常記
憶領域を表すようにしていた。

しかし前述のように不良記憶領域にも２種類有り、従来
の試験装置はそのいづれであるか不明であった。

本考案はかかる点に鑑みなされたもので、不良記憶領域
の不良内容をも識別表示できるメモリ試験装置の提供す
ることを目的とし、被験メモリへの情報“１ｔｔ、ａｔ
□“′の書込みおよび該被験メモリからの情報の読取を
行い、書込み情報と読取り情報とのチェックを行う試験
部と、前記チェック結果を蓄えるメモリを有する記憶部
と、前記記憶部の前記チェック結果を陰極線管表示面に
表示する表示部とを具え、前記被験メモリの不良記憶領
域を前記表示部に表示するようにしたメモリ試験装置に
おいて、正弦波信号を出力する第１の信号源と、該第１
の信号源の出力信号と位相を異にする第２の正弦波信号
源と、前記第１、第２の信号源の出力を受けるとともに
、前記記憶部からのチェック結果情報に応じて前記第１
、第２の信号源の出力を選択的に出力するゲート回路と
を設け、該ゲート回路の第１の出力および第２の出力を
それぞれ、前記陰極線管の水平および垂直偏向部に偏向
信号と重畳して加え、前記記憶部のチェック結果情報に
応じた標識を該陰極線管に表示するようにしたことを特
徴とするメモリ試験装置。

第１図は本考案の一実施例回路構成図を示腰１は被験メ
モリ、２は試験部、３は書込み回路、４は°０゛の書込
みに対して“１゛を記憶する不良記憶領域のアドレス記
憶部（第１のメモリ）、５は１゛°の書込みに対して０
゛を記憶する不良記憶領域のアドレス記憶部（第２のメ
モリ）６ａ、６ｂはそれぞれＸ側、Ｙ側カウンタ、７ａ
ｖ７ｂはディジタルアナログ変換器、（Ｄ／Ａ変換器）
８は読出部、９は正弦波発振器（第１の信号源）、１０
は入力された正弦波に９０’の位相遅延を与える遅延回
路（第２の信号源）、１１はゲート回路であって、読出
部８の出力に応じて発振器９、遅延回路１０から入力さ
れた信号を選択的に出力する。

１２ａ、１２ｂは加算器、１３はオシロスコープであっ
て加算器１２ａ、１２ｂの出力をそれぞれ水平、垂直偏
向器１４ａ、１４ｂに受ける。

１５はカッ−である。次にこの装置の動作を説明する。

検査部２から“０９９．１４ ｌ Ｓｔの書込み信号が
メモリ１の記憶領域に入力され、次にこの記憶領域の記
憶情報を読出腰正しく情報の記憶が行われたか判断する
。

モして“°０゛と記憶されるべき場合に“１゛°と記憶
された場合、その記憶領域に対応する記憶部４のメモリ
の記憶領域に信号“１°゛を、また°゛１゛と記憶され
るべき場合に゛０パと記憶された場合、その記憶領域に
対応する記憶部５のメモリ記憶領域に信号“°１“をそ
れぞれ書込み回路３により書込む。

この後カウンタ６ａ、６ｂが計数動作を開始し、その計
数値に対応したアナログ信号がＤ／Ａ変換部？ａ、７ｂ
から出力される。

この出力波形は第２図ａ、 ｂに示すように階段波と
なる。

他方、読出部８では、カウンタ６ａ、６ｂの計数値に対
応したアドレスを有する記憶部４，５の記憶領域の情報
を読出し、ゲート回路１１に入力する。

入力端子１１ａ、ｌｌｂにはそれぞれ記憶部４．５から
の読出し信号が印加され、被験メモリ１に不良記憶領域
がある場合、および無い場合、記憶部４，５からはそれ
ぞれ信号“１゛および“°０゛が出力されるものとする
。

入力端子１１ａ、ｌｌｂに加わる信号がともに６６０
Ｉｔのときは、ゲート回路１１の出力端子１１ｃ、ｌｌ
ｄからは正弦波は出力されず、加算器１２ａ、１２ｂの
出力はそれぞれ第２図ａ、 ｂに示す階段波となり、オ
シロスコープの表示面には第４図に示すように単なるド
ツトＤが表示される。

この場合読出部８からはオシロスコープ１３のカソード
１５に輝度制御信号が送られ、表示輝度の過大を防ぐ。

記憶部４，５の出力がそれぞれ“１°９．４Ｉ Ｑ ９
９の場合、発振器９、遅延回路１０の出力がそのま）ゲ
ート回路の出力端子１１ｃ、１１ｄに現れ、加算器１２
ａ、１２ｂに入力されるので、これら加算器の出力は、
第３図ａ、 ｂに示す如く階段波に、正弦波、余弦波が
重畳したものとなる。

従って表示面には第４図に示すように、円Ｃが表示され
る。

また記憶部４，５の出力がそれぞれ“０゛、“１°゛の
とき、ゲート回路の出力端子、ｌｌｄに正弦波が現れ、
端子１１ｃには信号は現れないので、加算器１２ａ、１
２ｂの出力はそれぞれ第３図Ｃ，ｄに示す如くなる。

従って表示面Ｐには縦線りが表示される。

また“１゛°。“Ｏ“の書込みに対して被験メモリで°
４ Ｑ ９９゜１゛が記憶される場合は、第４図に示す
如くそれぞれのエラー標識を交互表示腰見掛は上の標識
Ｔが表示される。

このように被験メモリ１の記憶領域の不良状態に応じた
パターンが表示されるので、記憶領域の不良状態が視認
できる。

以上の説明から明らかなように本考案に係るメモリ試験
装置は、被験メモリの記憶領域のアドレスとともにその
不良内容をも識別表示できるため、メモリの試験処理が
迅速になる利点がある。

【図面の簡単な説明】 第１図は本考案の一実施例構成図、第２図ａ。 ｂおよび第３図ａ ＝ ｂ図は陰極線管の偏向回路に加
えられる信号波形図、第４図は表示標識の一例である。 １：被験メモリ、２：試験部、３：書込み回路、４，５
：記憶部、６ａ、６ｂ：カウンタ、７ａ、７ｂ：Ｄ／Ａ
変換部、８：読出部、９：正弦波発生器、１１：ゲート
、１２ａ、１２ｂ：加算器、１３ニオシロスコープ。

Claims (1)

1. 【実用新案登録請求の範囲】 被験メモリへの情報°“１゛、“ｏ９？の書込みおよび
   該被験メモリからの情報の読取を行い、書込み情報と読
   取り情報とのチェックを行う試験部と、前記チェック結
   果を蓄えるメモリを有する記憶部と、前記記憶部の前記
   チェック結果を陰極線管表示面に表示する表示部とを備
   え、前記被験メモリの不良記憶領域を前記表示部に表示
   するようにしたメモリ試験装置において、正弦波信号を
   出力す第１の信号源と、該第１の信号源の出力信号と位
   相を異にする第２の正弦波信号源と、前記情報°“Ｑ９
   ％、４“１゛の書込みに対して各々情報“１゛。 “°０“を記憶する前記被験メモリの記憶領域のアドレ
   スを記憶する第１のメモリ、第２のメモリを前記記憶部
   に設け、かつ前記第１、第２の信号源の出力を受けると
   ともに、前記記憶部の第１および第２のメモリの出力に
   応じて前記第１、第２の信号源の出力を選択的に出力す
   るゲート回路を設け、該ゲート回路の第１の出力および
   第２の出力をそれぞれ前記陰極線管の水平および垂直偏
   向部に偏向信号と重畳して加え、前記記憶部のチェック
   結果情報に応じた標識を該陰極線管に表示するようにし
   たことを特徴とするメモリ試験装置。