JPS5841600B2 - 不揮発性半導体メモリ制御回路 - Google Patents
不揮発性半導体メモリ制御回路Info
- Publication number
- JPS5841600B2 JPS5841600B2 JP53134787A JP13478778A JPS5841600B2 JP S5841600 B2 JPS5841600 B2 JP S5841600B2 JP 53134787 A JP53134787 A JP 53134787A JP 13478778 A JP13478778 A JP 13478778A JP S5841600 B2 JPS5841600 B2 JP S5841600B2
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- JP
- Japan
- Prior art keywords
- semiconductor memory
- control circuit
- signal
- address
- output
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、不揮発性メモリをセルとするメモリセルアレ
イに書き込まれた所定のデータに及ぼす影響を軽微にと
どめて、データの読み出しを行うことのできる不揮発性
半導体メモリ制御回路に関する。
イに書き込まれた所定のデータに及ぼす影響を軽微にと
どめて、データの読み出しを行うことのできる不揮発性
半導体メモリ制御回路に関する。
不揮発性半導体メモリは、近年のマイクロコンピュータ
の普及に伴いその周辺メモリとして広範囲にわたる応用
分野を開拓しつつある。
の普及に伴いその周辺メモリとして広範囲にわたる応用
分野を開拓しつつある。
なかでも、データの書き換えが電気的に可能なＭＩＯ８
構造（メタル インシュレーター オキサイド セミコ
ンダクター） （Ｍｅｔａｌ −Ｉｎ５ｕｌａｔｏｒ
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）の不揮発
性半導体メモリは、とりわけ応用範囲が広い。
構造（メタル インシュレーター オキサイド セミコ
ンダクター） （Ｍｅｔａｌ −Ｉｎ５ｕｌａｔｏｒ
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）の不揮発
性半導体メモリは、とりわけ応用範囲が広い。
ところで、不揮発性半導体メモリと通常の半導体メモリ
とを比較した場合、その読み出し、書き換えの方法にお
いて両者は異なり、不揮発性半導体メモリでは読み出し
、消去、書き込みのためにそれぞれ異なるモードが必要
とされる。
とを比較した場合、その読み出し、書き換えの方法にお
いて両者は異なり、不揮発性半導体メモリでは読み出し
、消去、書き込みのためにそれぞれ異なるモードが必要
とされる。
したがって、メモリセルアレイ中の所定の番地に書き込
まれたデータを読みだすためには、アドレス指定、読み
だしモード指定の２段階をふまえることが必要になる。
まれたデータを読みだすためには、アドレス指定、読み
だしモード指定の２段階をふまえることが必要になる。
第１図は、従来の不揮発性半導体メモリ制御回路の構成
を示す図であり、図中１は不揮発性半導体メモリセルア
レイ、２は番地指定用のアドレスデコーダ回路、３は読
み出し、消去ならびに書き込みを制御する制御回路、そ
して４はアドレス入力端子である。
を示す図であり、図中１は不揮発性半導体メモリセルア
レイ、２は番地指定用のアドレスデコーダ回路、３は読
み出し、消去ならびに書き込みを制御する制御回路、そ
して４はアドレス入力端子である。
以上の構成からなる従来の不揮発性半導体メモリ制御回
路において、制御回路３による制御モードを消去ならび
に書き込みモード以外の全期間にわたり読み出しモード
とすることは可能である。
路において、制御回路３による制御モードを消去ならび
に書き込みモード以外の全期間にわたり読み出しモード
とすることは可能である。
しかしながら、ＭＴＯ８構造の不揮発性半導体メモリに
おいては、読み出しモードが軽い書き込みあるいは消去
の効果を持ち、このことはすでによく知られている。
おいては、読み出しモードが軽い書き込みあるいは消去
の効果を持ち、このことはすでによく知られている。
したがって、このような読み出し方法をとった場合メモ
リの記憶状態に著るしい劣化がもたらされてしまう。
リの記憶状態に著るしい劣化がもたらされてしまう。
このような不都合を避けるために読み出しモードの指定
を行うための側脚入力端子を別個に設け、データの読み
出しが必要な場合にのみデータを読み出す方法が提案さ
れている。
を行うための側脚入力端子を別個に設け、データの読み
出しが必要な場合にのみデータを読み出す方法が提案さ
れている。
この方法によれば、上記の記憶状態の劣化を避けること
ができるものの、読み出しモード入力を指定するための
別の制御回路ならびに入力端子が必要になる。
ができるものの、読み出しモード入力を指定するための
別の制御回路ならびに入力端子が必要になる。
例えば、かかル制ＸＩをマイクロコンピュータによって
なす場合、制御が複雑になることは勿論のこと、側聞端
子数に増加をきたす。
なす場合、制御が複雑になることは勿論のこと、側聞端
子数に増加をきたす。
本発明は、以上説明した不揮発性半導体メモリ制御回路
における問題点に鑑みてなされたもので、不揮発性半導
体メモリの書き換え読み出しを制御する第１の制御回路
部とは別に、この制御回路の動作を制御する第２の制御
回路部を設け、アドレスデコーダ回路に付設されたアド
レス入力端子ニアドレス選択信号が印加された時にのみ
第２の制御回路部によって第１の制御回路部を動作させ
て読み出し信号出力を発生させる構成とすることによっ
て、不揮発性半導体メモリの記憶状態の劣化をふせぎ、
併せて周辺回路の簡素化をはかるものである。
における問題点に鑑みてなされたもので、不揮発性半導
体メモリの書き換え読み出しを制御する第１の制御回路
部とは別に、この制御回路の動作を制御する第２の制御
回路部を設け、アドレスデコーダ回路に付設されたアド
レス入力端子ニアドレス選択信号が印加された時にのみ
第２の制御回路部によって第１の制御回路部を動作させ
て読み出し信号出力を発生させる構成とすることによっ
て、不揮発性半導体メモリの記憶状態の劣化をふせぎ、
併せて周辺回路の簡素化をはかるものである。
以下に図面を参煕して本発明について詳しく説明する。
第２図は本発明の実症例にかかる制御回路を示す図であ
り、図示するように、不揮発性半導体メモリセルアレイ
１の読み出し、書き込みおよび消去を制御する第１の制
御回路部５とこれの動作を制御する第２の制御部回路部
６が配置されている。
り、図示するように、不揮発性半導体メモリセルアレイ
１の読み出し、書き込みおよび消去を制御する第１の制
御回路部５とこれの動作を制御する第２の制御部回路部
６が配置されている。
ところで、第２図で示す第１ならびに第２の制御回路部
５，６は実際には第３図で示す論理回路構成となってい
る。
５，６は実際には第３図で示す論理回路構成となってい
る。
すなわち、第１の制御回路部５は２人カアンドゲート回
路７１，７２・・・７ｎＦ、じく２人カアンドゲート８
１．・・・８ｍ１ならびにオアゲート回路９で構成され
、また第２の制御回路部６はアンドゲート回路１０．イ
ンバータ１１、ならびに遅延用コンデンサ１２で構成さ
れている。
路７１，７２・・・７ｎＦ、じく２人カアンドゲート８
１．・・・８ｍ１ならびにオアゲート回路９で構成され
、また第２の制御回路部６はアンドゲート回路１０．イ
ンバータ１１、ならびに遅延用コンデンサ１２で構成さ
れている。
なお、１３は書き込み別間信号印加端子、１４は消去側
脚信号印加端子、そして１５は読み出し時にアドレス人
力イネーブル信号が印加される端子である。
脚信号印加端子、そして１５は読み出し時にアドレス人
力イネーブル信号が印加される端子である。
以上の構成からなる本発明の不揮発性半導体メモリ制御
回路において、アドレス入力端子４に印加されるアドレ
ス選択信号は、一方の入力端子が端子１５に接続される
アンドゲート回路８１・・・８ｍの他方の入力端子に加
えられており、したがって、アドレスデコーダ回路２へ
はアトＬ／ス入カイネーブル信号により入力される。
回路において、アドレス入力端子４に印加されるアドレ
ス選択信号は、一方の入力端子が端子１５に接続される
アンドゲート回路８１・・・８ｍの他方の入力端子に加
えられており、したがって、アドレスデコーダ回路２へ
はアトＬ／ス入カイネーブル信号により入力される。
すなわち、アドレス人力イネーブル信号が論理レベル１
１１１のとき入力される。
１１１のとき入力される。
また、アドレスデコーダ回路２の出力はアンドゲート回
路７１，７２・・・７ｎの各一方の入力端子に加わり、
さらに、アンドゲート回路７１．７２・・・Ｉｎの各他
方の入力端子にはオアゲート回路９の出力が加わってい
る。
路７１，７２・・・７ｎの各一方の入力端子に加わり、
さらに、アンドゲート回路７１．７２・・・Ｉｎの各他
方の入力端子にはオアゲート回路９の出力が加わってい
る。
したがって、オアゲート回路９に出力が発生して（１）
るときにアンドゲート回路７１，７２・・・７ｎを介し
て不揮発性半導体メモリセルアレイ１の所定番地が選択
される。
るときにアンドゲート回路７１，７２・・・７ｎを介し
て不揮発性半導体メモリセルアレイ１の所定番地が選択
される。
なお、オアゲート回路９の入力は、端子１３に印加され
る書き込み制御信号、端子１４に印加される消去制御信
号、ならびに第２の制御回路部６からの読みだしモード
出力であり、これらの入力の存在するとき出力を発生し
、読み出し、書き込み、ならびに消去の各モードのとき
所定の番地の選択がなされる。
る書き込み制御信号、端子１４に印加される消去制御信
号、ならびに第２の制御回路部６からの読みだしモード
出力であり、これらの入力の存在するとき出力を発生し
、読み出し、書き込み、ならびに消去の各モードのとき
所定の番地の選択がなされる。
ところで、第２の制御回路部６の出力はアドレス人力イ
ネーブル信号に基いて発生される。
ネーブル信号に基いて発生される。
第４図ａ ”−ｃはこの状態を説明するためのタイミン
グチャートであり、同図ａはアンドゲート回路１０の一
方の入力端子Ａに加わるアドレス人力イネーブル信号波
形、同図すは、アドレス人力イネーブル信号がインバー
タで位相反転され、さらにコンデンサ１２により所定の
時間遅延され他方の入力端子Ｂに加わる信号波形である
。
グチャートであり、同図ａはアンドゲート回路１０の一
方の入力端子Ａに加わるアドレス人力イネーブル信号波
形、同図すは、アドレス人力イネーブル信号がインバー
タで位相反転され、さらにコンデンサ１２により所定の
時間遅延され他方の入力端子Ｂに加わる信号波形である
。
すなわち、入力端子Ａの論理レベルが時刻ｔ１でＩｔ
Ｉ Ｉｆとなる場合、入力端子Ｂの論理レベルはこれよ
り遅れて時刻ｔ２でＩＩ ＯＩＩとなる。
Ｉ Ｉｆとなる場合、入力端子Ｂの論理レベルはこれよ
り遅れて時刻ｔ２でＩＩ ＯＩＩとなる。
このため、時刻ｔ１からｔ２の期間τでは２人力はとも
ニ論理レベルＩＩ Ｉ ＩＩであり、アンドゲート回路
１０の出力端子Ｃには第４図Ｃで示すようにてのパルス
幅の信号が発生する。
ニ論理レベルＩＩ Ｉ ＩＩであり、アンドゲート回路
１０の出力端子Ｃには第４図Ｃで示すようにてのパルス
幅の信号が発生する。
この信号を読みだし信号とすることによりアドレス選択
信号時にのみ自動的に読み出し信号を発生させることが
可能になる。
信号時にのみ自動的に読み出し信号を発生させることが
可能になる。
なお、端子１３，１４に書き込み制御信号、消去制御信
号がそれぞれ印加された場合には、アドレスデコーダ回
路２により行選択されたアドレスについて書き込み、消
去が実行される。
号がそれぞれ印加された場合には、アドレスデコーダ回
路２により行選択されたアドレスについて書き込み、消
去が実行される。
以上の説明から明らかなように、本発明の不揮発性半導
体メモリ制御回路においては、外部から特別に読み出し
信号を供給することなく、データの読み出しに必要とさ
れる最小限度の時間にわたり自動的に読み出し信号を供
給することが可能であり、不揮発性半導体メモリからの
データの読み出しに存在した不都合がことごとく排除さ
れる。
体メモリ制御回路においては、外部から特別に読み出し
信号を供給することなく、データの読み出しに必要とさ
れる最小限度の時間にわたり自動的に読み出し信号を供
給することが可能であり、不揮発性半導体メモリからの
データの読み出しに存在した不都合がことごとく排除さ
れる。
勿論、不揮発性半導体メモリの操作性も極めて容易とな
る効果も奏される。
る効果も奏される。
第１図は従来の不揮発性半導体メモリ制御回路の構成を
示す図、第２図は本発明にかかる不揮発性半導体メモリ
制御回路の構成を示す図、第３図は第２図で示す制御回
路における要部の構成を具体的に示す図、第４図ａ ”
−ｃは読み出し信号の発生状態を説明するためのタイミ
ングチャートである。 １・・・・・・不揮発性半導体メモリセルアレイ、２・
・・・・・アドレスデコーダ回路、３・・・・・・制御
回路、４・・・・・・アドレス入力端子、５・・・・・
・第１の制御回路部、６・・・・・・第２の制御回路部
、７１，７２・・・・・・７１１．８１・・・・・・８
ｍ、１０・・・・・・アントゲ−１・回路、９・・・・
・・オアゲート回路、１１・・・・・・インバータ、１
２・・・・・・コンデンサ、１３・・・・・・書き込み
制御信号印加端子、１４・・・・・・消去制御信号印加
端子、１５・・・・・・アドレス人力イネーブル信号印
加端子。
示す図、第２図は本発明にかかる不揮発性半導体メモリ
制御回路の構成を示す図、第３図は第２図で示す制御回
路における要部の構成を具体的に示す図、第４図ａ ”
−ｃは読み出し信号の発生状態を説明するためのタイミ
ングチャートである。 １・・・・・・不揮発性半導体メモリセルアレイ、２・
・・・・・アドレスデコーダ回路、３・・・・・・制御
回路、４・・・・・・アドレス入力端子、５・・・・・
・第１の制御回路部、６・・・・・・第２の制御回路部
、７１，７２・・・・・・７１１．８１・・・・・・８
ｍ、１０・・・・・・アントゲ−１・回路、９・・・・
・・オアゲート回路、１１・・・・・・インバータ、１
２・・・・・・コンデンサ、１３・・・・・・書き込み
制御信号印加端子、１４・・・・・・消去制御信号印加
端子、１５・・・・・・アドレス人力イネーブル信号印
加端子。
Claims (1)
- １ 不揮発性半導体メモリ部と、アドレス選択信号とア
ドレス人力イネーブル信号との論理積出力を入力とし、
前記不揮発性半導体メモリ部の番地を選択するアドレス
デコーダ回路と、前記論理積出力を発生する第１のゲー
ト回路群および前記アドレスデコーダの出力と、読み出
しモード出力信号、書き込み制御信号もしくは消去側画
信号のいずれかとの論理積出力を発生させ、これを前記
不揮発性半導体メモリ部へ結合する第２のゲート群を有
する第１の制御回路部と、前記アドレスイネーブル信号
の印加される期間内の限定された期間のみ、前記読み出
しモード出力信号を出力する第２の制御回路部とを備え
たことを特徴とする不揮発性半導体メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53134787A JPS5841600B2 (ja) | 1978-10-31 | 1978-10-31 | 不揮発性半導体メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53134787A JPS5841600B2 (ja) | 1978-10-31 | 1978-10-31 | 不揮発性半導体メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5562592A JPS5562592A (en) | 1980-05-12 |
| JPS5841600B2 true JPS5841600B2 (ja) | 1983-09-13 |
Family
ID=15136532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53134787A Expired JPS5841600B2 (ja) | 1978-10-31 | 1978-10-31 | 不揮発性半導体メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841600B2 (ja) |
-
1978
- 1978-10-31 JP JP53134787A patent/JPS5841600B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5562592A (en) | 1980-05-12 |
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