JPS5832355Y2 - 遅延機能を有するリレ−駆動回路 - Google Patents
遅延機能を有するリレ−駆動回路Info
- Publication number
- JPS5832355Y2 JPS5832355Y2 JP18345078U JP18345078U JPS5832355Y2 JP S5832355 Y2 JPS5832355 Y2 JP S5832355Y2 JP 18345078 U JP18345078 U JP 18345078U JP 18345078 U JP18345078 U JP 18345078U JP S5832355 Y2 JPS5832355 Y2 JP S5832355Y2
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- JP
- Japan
- Prior art keywords
- trigger element
- capacitor
- parallel
- circuit
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Relay Circuits (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、遅延機能を有するリレー駆動回路に係るもの
である。
である。
本考案の目的とするところは、オン遅延機能を有し、且
つ構成簡単で、しかも遅延時間精度が良好なリレー駆動
回路を提供することにある。
つ構成簡単で、しかも遅延時間精度が良好なリレー駆動
回路を提供することにある。
以下実施例により本考案を詳細に説明する。
第１図において、Ｃ１は第１コンデンサで、トランジス
タＱ１を並列接続し、充電抵抗Ｒ１を直列接続して電源
Ｅに接続する。
タＱ１を並列接続し、充電抵抗Ｒ１を直列接続して電源
Ｅに接続する。
Ｔ□は第１トリガ要素で、トランジスタＱ２．Ｑ３によ
り構成され、Ｔ２は第２トリガ要素で、トランジスタＱ
４．Ｑ５により構成されている。
り構成され、Ｔ２は第２トリガ要素で、トランジスタＱ
４．Ｑ５により構成されている。
この第１トリガ要素Ｔ１と抵抗Ｒ２を並列接続したダイ
オードＤ□と第２トリガ要素Ｔ２とを直列接続して第１
コンデンサＣ１に並列に接続しておく。
オードＤ□と第２トリガ要素Ｔ２とを直列接続して第１
コンデンサＣ１に並列に接続しておく。
Ｃ２は第２コンデンサで、２安定リレーＲｙを直列接続
して第２トリガ要素Ｔ２に並列に接続しておく。
して第２トリガ要素Ｔ２に並列に接続しておく。
ここに、ダイオードＤ１に並列接続されている抵抗Ｒ２
はダイオードＤ１の順方向電圧降下によってコンデンサ
Ｃ２の充電完了電圧が低下するのを防止するためのもの
で、抵抗Ｒ２を設けることによって、充電完了直前の電
流が少ない場合におけるダイオードＤ１の順方向電圧降
下を略零とすることができる。
はダイオードＤ１の順方向電圧降下によってコンデンサ
Ｃ２の充電完了電圧が低下するのを防止するためのもの
で、抵抗Ｒ２を設けることによって、充電完了直前の電
流が少ない場合におけるダイオードＤ１の順方向電圧降
下を略零とすることができる。
このようにしてコンテ゛ンサＣ２の充電完了電圧を高く
すると、リレー復帰用のエネルギすなわちコンテ゛ンサ
Ｃ２の充電々荷が大きくなり、２安定リレーＲｙの復帰
動作が確実になる。
すると、リレー復帰用のエネルギすなわちコンテ゛ンサ
Ｃ２の充電々荷が大きくなり、２安定リレーＲｙの復帰
動作が確実になる。
Ｒ３，Ｒ４は分圧抵抗で、ツェナーダイオードＺＤとと
もに直列接続して第１コンテ゛ンサＣ１に並列に接続し
て分圧するようにし、抵抗Ｒ３とツェナーダイオードＺ
Ｄの接続点を第１トリガ要素Ｔ１の制御端子Ｇ□に接続
しておく。
もに直列接続して第１コンテ゛ンサＣ１に並列に接続し
て分圧するようにし、抵抗Ｒ３とツェナーダイオードＺ
Ｄの接続点を第１トリガ要素Ｔ１の制御端子Ｇ□に接続
しておく。
トランジスタＱ６は電源Ｅが印加されている間はオンし
ており、トランジスタＱ５のベース電位を低く保ち、サ
ージ電圧などで第２１リガ要素Ｔ２が点弧されるのを防
止している。
ており、トランジスタＱ５のベース電位を低く保ち、サ
ージ電圧などで第２１リガ要素Ｔ２が点弧されるのを防
止している。
ダイオードＤ２はトランジスタＱ４のベースからトラン
ジスタＱ６のベースを通って第２コンデンサＣ２の放電
回路が形成されるのを防止するもので、ダイオードＤ３
はダイオードＤ２の順方向電圧降下分を打消すためのも
のである。
ジスタＱ６のベースを通って第２コンデンサＣ２の放電
回路が形成されるのを防止するもので、ダイオードＤ３
はダイオードＤ２の順方向電圧降下分を打消すためのも
のである。
今、第２図の時刻ｔ。
で電源Ｅが印加されると、第１コンデンサＣ１は充電抵
抗Ｒよを通して時定数Ｒ１Ｃ１で充電される。
抗Ｒよを通して時定数Ｒ１Ｃ１で充電される。
このとき、トランジスタＱ１は充電抵抗Ｒ１の電圧降下
によりエミッタ・ベース間が逆方向にバイアスされるた
め、オフとなっている。
によりエミッタ・ベース間が逆方向にバイアスされるた
め、オフとなっている。
第２図の時刻ｔ１で第１コンデンサＣ１の電圧が抵抗Ｒ
３，Ｒ４およびツェナーダイオードＺＤにより決まる電
圧を越えると、第１トリガ要素Ｔ１がオンして第２コン
テ゛ンサＣ２に充電電流が流れ、この電流によって２安
定リレーＲｙが動作する。
３，Ｒ４およびツェナーダイオードＺＤにより決まる電
圧を越えると、第１トリガ要素Ｔ１がオンして第２コン
テ゛ンサＣ２に充電電流が流れ、この電流によって２安
定リレーＲｙが動作する。
このとき、電源Ｅの印加時刻に対して２安定リレーＲｙ
の動作は第１コンデンサＣ１の充電時間だけ第２図ｄの
ように時間Ｔ。
の動作は第１コンデンサＣ１の充電時間だけ第２図ｄの
ように時間Ｔ。
の開運れる。一方、第２図の時刻ｔ２で電源をオフする
と、第１コンテ゛ンサＣ１の電荷か斗うンジスタＱ、の
ベース、抵抗Ｒ５を通して放電するため、トランジスタ
Ｑ１がオンとなり、第１コンデンサＣ１の電荷はトラン
ジスタＱ１を通して短絡的に放電される。
と、第１コンテ゛ンサＣ１の電荷か斗うンジスタＱ、の
ベース、抵抗Ｒ５を通して放電するため、トランジスタ
Ｑ１がオンとなり、第１コンデンサＣ１の電荷はトラン
ジスタＱ１を通して短絡的に放電される。
これにより第１トリガ要素Ｔ１はオフとなり、第２コン
テ゛ンサＣ２の電荷は第２トリガ要素を通して放電され
て２安定ル−Ｒｙを動作させる。
テ゛ンサＣ２の電荷は第２トリガ要素を通して放電され
て２安定ル−Ｒｙを動作させる。
このとき、電圧Ｅのオフと２安定リレーＲｙの動作の間
には、第１コンテ゛ンサＣ１が瞬間的に放電するため、
時間遅れはない。
には、第１コンテ゛ンサＣ１が瞬間的に放電するため、
時間遅れはない。
尚、オン遅延時間は充電抵抗Ｒ１と第１コンデンサＣ１
の値を変えることとにより任意に設定できる。
の値を変えることとにより任意に設定できる。
叙上のように本考案は、トランジスタを並列接続した第
１コンテ゛ンサに充電抵抗を直列接続して電源に接続す
るとともに、電源のオフ時にのみ前記トランジスタをオ
ンせしめるバイアス回路を設け、前記第１コンデンサに
並列に第１トリガ要素とダイオードと第２トリガ要素と
の直列回路を接続し、前記第２トリガ要素に並列に第２
コンテ゛ンサと２安定リレーの直列回路を接続し、第１
コンテ゛ンサの電圧が予め設定された電圧以上のとき第
１トリガ要素をオンせしめる第１制御回路を設けるとと
もに、第１トリガ要素がオフのとき第２トノガ要素をオ
ンせしめる第２制御回路を設けたがら、オン遅延機能を
もたせることができ、しがも、構成簡単で、第１トリガ
要素により第１コンデンサの端子電圧の変化が微小な場
合でも安定に動作させることができて遅延時間精度がよ
いという効果を奏するものである。
１コンテ゛ンサに充電抵抗を直列接続して電源に接続す
るとともに、電源のオフ時にのみ前記トランジスタをオ
ンせしめるバイアス回路を設け、前記第１コンデンサに
並列に第１トリガ要素とダイオードと第２トリガ要素と
の直列回路を接続し、前記第２トリガ要素に並列に第２
コンテ゛ンサと２安定リレーの直列回路を接続し、第１
コンテ゛ンサの電圧が予め設定された電圧以上のとき第
１トリガ要素をオンせしめる第１制御回路を設けるとと
もに、第１トリガ要素がオフのとき第２トノガ要素をオ
ンせしめる第２制御回路を設けたがら、オン遅延機能を
もたせることができ、しがも、構成簡単で、第１トリガ
要素により第１コンデンサの端子電圧の変化が微小な場
合でも安定に動作させることができて遅延時間精度がよ
いという効果を奏するものである。
第１図は本考案遅延機能を有するリレー駆動回路の一実
施例の回路図、第２図ａ−ｄは同上の動作タイムチャー
トである。 Ｒ１・・・・・・充電抵抗、Ｑ工・・・・・・トランジ
スタ、Ｃ１・・・・・・第１コンテ゛ンサ、Ｃ２・・・
・・・第２コンテ゛ンサ、Ｅ・・・・・・電源、Ｔ１・
・・・・・第１トリガ要素、Ｔ２・・・・・・第２トリ
ガ要素、Ｒ２・・・・・・抵抗、Ｄｌ・・・・・・ダイ
オード、Ｒｙ・・・・・・２安定リレー、Ｇ１・・・・
・・制御端子、Ｇ２・・・・・・制御端子。
施例の回路図、第２図ａ−ｄは同上の動作タイムチャー
トである。 Ｒ１・・・・・・充電抵抗、Ｑ工・・・・・・トランジ
スタ、Ｃ１・・・・・・第１コンテ゛ンサ、Ｃ２・・・
・・・第２コンテ゛ンサ、Ｅ・・・・・・電源、Ｔ１・
・・・・・第１トリガ要素、Ｔ２・・・・・・第２トリ
ガ要素、Ｒ２・・・・・・抵抗、Ｄｌ・・・・・・ダイ
オード、Ｒｙ・・・・・・２安定リレー、Ｇ１・・・・
・・制御端子、Ｇ２・・・・・・制御端子。
Claims (1)
- トランジスタを並列接続した第１コンデンサに充電抵抗
を直列接続して電源に接続するとともに電源のオフ時に
のみ前記トランジスタをオンせしめるバイアス回路を設
け、前記第１コンデンサに並列に第１トリガ要素とダイ
オードと第２トリガ要素との直列回路を接続し、前記第
２トリガ要素に並列に第２コンテ゛ンサと２安定リレー
の直列回路を接続し、第１コンテ゛ンサの電圧が予め設
定された電圧以上のとき第１トリガ要素をオンせしめる
第１制御回路を設けるとともに、第１トリガ要素がオフ
のとき第２トリガ要素をオンせしめる第２制御回路を設
けて成る遅延機能を有するリレー駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18345078U JPS5832355Y2 (ja) | 1978-12-29 | 1978-12-29 | 遅延機能を有するリレ−駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18345078U JPS5832355Y2 (ja) | 1978-12-29 | 1978-12-29 | 遅延機能を有するリレ−駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55100355U JPS55100355U (ja) | 1980-07-12 |
| JPS5832355Y2 true JPS5832355Y2 (ja) | 1983-07-18 |
Family
ID=29195124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18345078U Expired JPS5832355Y2 (ja) | 1978-12-29 | 1978-12-29 | 遅延機能を有するリレ−駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832355Y2 (ja) |
-
1978
- 1978-12-29 JP JP18345078U patent/JPS5832355Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55100355U (ja) | 1980-07-12 |
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