JPS5830229A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS5830229A JPS5830229A JP56128883A JP12888381A JPS5830229A JP S5830229 A JPS5830229 A JP S5830229A JP 56128883 A JP56128883 A JP 56128883A JP 12888381 A JP12888381 A JP 12888381A JP S5830229 A JPS5830229 A JP S5830229A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- reset
- power supply
- stabilized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリセット回路に係り、電源オン直後、電源オフ
直後等の電源電圧が不安定な一定期間リセット信号をと
り出し得るリセット回路を提供することを目的とする。
直後等の電源電圧が不安定な一定期間リセット信号をと
り出し得るリセット回路を提供することを目的とする。
マイクロコンピュータは一般に電源オン直後においては
プログラムカウンタが不定な状態にあり、この時点から
直ぐにプログラムを動作させると誤動作の虞れがある。
プログラムカウンタが不定な状態にあり、この時点から
直ぐにプログラムを動作させると誤動作の虞れがある。
そこで、従来、電源スイツチオンと同時にリセットパル
スを出力させて中央処理制御装置（以下、ＣＰＵという
）を一定時間リセットさせ、電源電圧が安定値に達した
時にプログラムの先頭から動作するようにする回、路が
ある。
スを出力させて中央処理制御装置（以下、ＣＰＵという
）を一定時間リセットさせ、電源電圧が安定値に達した
時にプログラムの先頭から動作するようにする回、路が
ある。
第１図はこの種の従来のリセット回路の一例の回路図を
示す。同図において、例えばバッテリ勢の電源１のスイ
ッチ日を第２図（Ａ）に示す如くオンすると、安定化電
源回路２にて安定化された電源電圧は第２図（Ｂｌの電
圧ｂ１に示す如く比較的立上シ速くと９出されて電圧コ
ンパレータ３のΦλ力雄端子印加される一万、コンデン
サＣにて第２図？Ｂ）の電圧１）２に示す如く比較的立
上シ遅くとり出されて電圧コンパレータ３のθλ力端子
に印加される。コンパレータ３にて両信号が比較されて
第２図（Ｃ１に示す如きリセットパルス０がとり出され
。
示す。同図において、例えばバッテリ勢の電源１のスイ
ッチ日を第２図（Ａ）に示す如くオンすると、安定化電
源回路２にて安定化された電源電圧は第２図（Ｂｌの電
圧ｂ１に示す如く比較的立上シ速くと９出されて電圧コ
ンパレータ３のΦλ力雄端子印加される一万、コンデン
サＣにて第２図？Ｂ）の電圧１）２に示す如く比較的立
上シ遅くとり出されて電圧コンパレータ３のθλ力端子
に印加される。コンパレータ３にて両信号が比較されて
第２図（Ｃ１に示す如きリセットパルス０がとり出され
。
０ＰＵ４のリセット端子に供給され、０ＰＵ４はとのパ
ルス幅期間リセットされる。これにょシ％ＣＰＵ４は１
澹電圧の不安定な期間リセットされて、この期間オール
クリア状態とされ、リセットパルスがなくなった以後プ
ログラムが動作される。
ルス幅期間リセットされる。これにょシ％ＣＰＵ４は１
澹電圧の不安定な期間リセットされて、この期間オール
クリア状態とされ、リセットパルスがなくなった以後プ
ログラムが動作される。
ところが、この回路において、電鍵スイッチＳをオフに
すると、コンパレータ３の■入力端子電圧は第２図（Ｂ
）の電圧ｂ１′のように比較的急峻に立下る一万、その
ｅ入力端子電圧は同図（Ｂｌの電圧ｂ２′のように比較
的緩やかに立下る。つま、す、コンパレータ３のｅ入力
端子の電位がθ入力端子の電位よりも小であるため、コ
ンパレータ３からはリセットパルスはとり出されず、ｗ
ｓｔｒ圧が不安定な期間であるにも拘らずプログラムが
動作しており、誤動作を生じる虞れがある欠点があった
。
すると、コンパレータ３の■入力端子電圧は第２図（Ｂ
）の電圧ｂ１′のように比較的急峻に立下る一万、その
ｅ入力端子電圧は同図（Ｂｌの電圧ｂ２′のように比較
的緩やかに立下る。つま、す、コンパレータ３のｅ入力
端子の電位がθ入力端子の電位よりも小であるため、コ
ンパレータ３からはリセットパルスはとり出されず、ｗ
ｓｔｒ圧が不安定な期間であるにも拘らずプログラムが
動作しており、誤動作を生じる虞れがある欠点があった
。
このことは、バッテリ’１．澤１の電、圧が低下してき
た場合も同様である。
た場合も同様である。
本発明は上記欠点を除去したものであり、第３図以下と
共にその一実施例について説明する。
共にその一実施例について説明する。
第３図は本発明になるリセット回路の一実施例の回路図
を示し、同図中、ｍ１図と同一構成部分には同一番号を
付す。同図において、電圧コンノくレータ３の■入力端
子は抵抗Ｒ１及びツェナーダイオードＤを介してアース
されている一万、抵抗Ｒ１，Ｒ２を介してバッテリ電源
１に接続されている。その他の構成は第１図示の回路と
同一でおる。
を示し、同図中、ｍ１図と同一構成部分には同一番号を
付す。同図において、電圧コンノくレータ３の■入力端
子は抵抗Ｒ１及びツェナーダイオードＤを介してアース
されている一万、抵抗Ｒ１，Ｒ２を介してバッテリ電源
１に接続されている。その他の構成は第１図示の回路と
同一でおる。
バッテリ電源１のスイッチＳをオンすると、電源１から
の非安定化電圧は第２図（Ｄ）に夷＆ｄで示す如きある
時定数を以て立上る一万、安定化電源回路２にて安定化
された電圧は同図ｆＤｌに破線ｅで示す如く立上り、コ
ン２くレータ３のｅ入力端子に印加される。この場合、
一般に、安定化電源回路２によって安定化された電圧は
ノくツテリ１′源１の安定化される削の非安定化電圧に
比して小さい。
の非安定化電圧は第２図（Ｄ）に夷＆ｄで示す如きある
時定数を以て立上る一万、安定化電源回路２にて安定化
された電圧は同図ｆＤｌに破線ｅで示す如く立上り、コ
ン２くレータ３のｅ入力端子に印加される。この場合、
一般に、安定化電源回路２によって安定化された電圧は
ノくツテリ１′源１の安定化される削の非安定化電圧に
比して小さい。
非安定化電圧ｄがツェナーダイオードＤのツェナー電圧
に達すると、ツェナーダイオードＤと抵抗Ｒ１との接続
点Ａの＠１位は第２図（ＤＪに一点鎖線でで示す如くこ
のツェナー電圧にクランプされる。
に達すると、ツェナーダイオードＤと抵抗Ｒ１との接続
点Ａの＠１位は第２図（ＤＪに一点鎖線でで示す如くこ
のツェナー電圧にクランプされる。
この場合、ツェナー電圧は安定化ｗ１圧ｅよりも小ＫＲ
２される。コンパレータ３において、電圧ｅと電圧ｆと
が比較され、電圧ｆが電圧ｅより大なる期間、コンパレ
ータ３よ５Ｈレベルのリセットパルスｇがとり出されて
０ＰＵ４のリセット端子に供給され、この期間０ＰＵ４
はリセットされる。
２される。コンパレータ３において、電圧ｅと電圧ｆと
が比較され、電圧ｆが電圧ｅより大なる期間、コンパレ
ータ３よ５Ｈレベルのリセットパルスｇがとり出されて
０ＰＵ４のリセット端子に供給され、この期間０ＰＵ４
はリセットされる。
次に、電源１のスイッチＳをオフすると、電源１の圧力
電圧ｄ′及び安定化１１８回路２の出力電圧ｅ′はｇｇ
２図（Ｄ）に示す如くとなる。この場合も安定化電圧と
非安定化電圧とは上記の関係にあるため、電圧ｄ′は電
圧ｅ′よりも大である。電圧ｄ′がツェナー電圧に低下
するとツェナー電圧に保持されていた点Ａの電位ｆ′は
電圧ｄ′の低下と共に低下し、電圧ｆ′と電圧θ′とが
コンパレータ３にて比較されて同図（Ｅｌに示す如きリ
セットパルスｇ′がとシ出され、ｃｐｖ４はリセットさ
れる。
電圧ｄ′及び安定化１１８回路２の出力電圧ｅ′はｇｇ
２図（Ｄ）に示す如くとなる。この場合も安定化電圧と
非安定化電圧とは上記の関係にあるため、電圧ｄ′は電
圧ｅ′よりも大である。電圧ｄ′がツェナー電圧に低下
するとツェナー電圧に保持されていた点Ａの電位ｆ′は
電圧ｄ′の低下と共に低下し、電圧ｆ′と電圧θ′とが
コンパレータ３にて比較されて同図（Ｅｌに示す如きリ
セットパルスｇ′がとシ出され、ｃｐｖ４はリセットさ
れる。
このように、本冥施例では電源オン直後及びオフ直後の
両方夫々一定期間０ＰＵ４をリセットし得。
両方夫々一定期間０ＰＵ４をリセットし得。
電圧の不安定な期間プログラムの動作を停止して誤動作
を防止し得る。
を防止し得る。
一万、バッテリ電源１の電圧が低下してきた時もスイッ
チＳをオフした時と略同様の動作により。
チＳをオフした時と略同様の動作により。
プログラムの動作を停止し得る。
上述の如く１不発明になるリセット回路は、非安定化電
源からの電圧を印加されこの電圧がある値以上の時この
値に保持してとり出す一万、その電圧が該値以下の時そ
の電圧をその１まとり出す非安定化電圧回路と１この回
路からの電圧を安定化してとり出す回路と、これら両回
路からの電圧を比較して非安定化電圧回路からの電圧が
安定化電圧に比して大なる期間リセット信号をとり出す
回路とよりなるため、１！沖オン直後及び電源オフ直後
ともＫＬる一定期間非安定化電圧回ドからの電圧を安定
化電圧よりも大にとり出し得、ｔｖｉオン直後及び電源
オフ直後ともに一定期間リセット信号をと９出し得１例
えばマイクロコンピュータをリセットする回路に適用し
た場合、１１＃オン直後、電鍵オフ直後及びバッテリ電
源を使用の際はバッテリ電−電圧が低下した特等ＷＳ電
圧が安定値にない時プログラムの動作を停止させ得、プ
ログラムの誤動作を防止し得る等の特長を有する。
源からの電圧を印加されこの電圧がある値以上の時この
値に保持してとり出す一万、その電圧が該値以下の時そ
の電圧をその１まとり出す非安定化電圧回路と１この回
路からの電圧を安定化してとり出す回路と、これら両回
路からの電圧を比較して非安定化電圧回路からの電圧が
安定化電圧に比して大なる期間リセット信号をとり出す
回路とよりなるため、１！沖オン直後及び電源オフ直後
ともＫＬる一定期間非安定化電圧回ドからの電圧を安定
化電圧よりも大にとり出し得、ｔｖｉオン直後及び電源
オフ直後ともに一定期間リセット信号をと９出し得１例
えばマイクロコンピュータをリセットする回路に適用し
た場合、１１＃オン直後、電鍵オフ直後及びバッテリ電
源を使用の際はバッテリ電−電圧が低下した特等ＷＳ電
圧が安定値にない時プログラムの動作を停止させ得、プ
ログラムの誤動作を防止し得る等の特長を有する。
第１図は従来回路の一例の回路図、第２図（Ａｌ〜（Ｅ
ｌは従来回路及び本発明回路の動作説明用信号波形図、
第３図は本発明回路の一興施例の回路図である。 １・・・バッテリ電源、２・・・安定化′１［湯回路、
３・・・電圧コンパレータ、４・・・中央処理制御装置
（ｃｐｔｙ）％Ｓ・・・スイッチ、 Ｄ・・・ツェナー
ダイオード。 第１図 第８７１ 第３図
ｌは従来回路及び本発明回路の動作説明用信号波形図、
第３図は本発明回路の一興施例の回路図である。 １・・・バッテリ電源、２・・・安定化′１［湯回路、
３・・・電圧コンパレータ、４・・・中央処理制御装置
（ｃｐｔｙ）％Ｓ・・・スイッチ、 Ｄ・・・ツェナー
ダイオード。 第１図 第８７１ 第３図
Claims (1)
- リセットするべき所定機器の電源である非安定化電源か
らの電圧を印加され該電圧がある値以上の時該値に保持
してとり出す一万、該電圧が該値以下の時該電圧をその
ままと９出す非安定化電圧回路と、該非安定化電源から
の電圧を安定化してとり出す安定化電圧回路と、該非安
定化電圧回路からの電圧と該安定化電圧回路からの電圧
とを比較して該非安定化電圧回路からの電圧が該安定化
電圧回路からの１圧に比して大なる期間該所定機器をリ
セットせしめるリセット信号をとり出す回路とよりなる
ことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128883A JPS5830229A (ja) | 1981-08-18 | 1981-08-18 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128883A JPS5830229A (ja) | 1981-08-18 | 1981-08-18 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830229A true JPS5830229A (ja) | 1983-02-22 |
Family
ID=14995705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128883A Pending JPS5830229A (ja) | 1981-08-18 | 1981-08-18 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830229A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0184758A2 (en) * | 1984-12-07 | 1986-06-18 | Hitachi, Ltd. | Vehicle height adjusting device |
| JPH02147487U (ja) * | 1989-05-15 | 1990-12-14 | ||
| JPH0474826A (ja) * | 1990-07-18 | 1992-03-10 | Kurosaki Rokogyo Kk | ストランド焼鈍設備の自動給材装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106524A (en) * | 1977-03-01 | 1978-09-16 | Toshiba Corp | Initial clear unit for digital circuit |
-
1981
- 1981-08-18 JP JP56128883A patent/JPS5830229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106524A (en) * | 1977-03-01 | 1978-09-16 | Toshiba Corp | Initial clear unit for digital circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0184758A2 (en) * | 1984-12-07 | 1986-06-18 | Hitachi, Ltd. | Vehicle height adjusting device |
| JPH02147487U (ja) * | 1989-05-15 | 1990-12-14 | ||
| JPH0474826A (ja) * | 1990-07-18 | 1992-03-10 | Kurosaki Rokogyo Kk | ストランド焼鈍設備の自動給材装置 |
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