JPH02257319A - メモリ駆動装置 - Google Patents
メモリ駆動装置Info
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- JPH02257319A JPH02257319A JP1080160A JP8016089A JPH02257319A JP H02257319 A JPH02257319 A JP H02257319A JP 1080160 A JP1080160 A JP 1080160A JP 8016089 A JP8016089 A JP 8016089A JP H02257319 A JPH02257319 A JP H02257319A
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- 230000007423 decrease Effects 0.000 abstract description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は一般にメモリ駆動装置に関し、特に、基片装置
等の機器に組み込まれたＲＡＭ或いはＥＦＲＯＭのよう
なメモリを、機器の作動開始時（電源投入時）等に初期
化するようにしたメモリ駆動装置に関する。
等の機器に組み込まれたＲＡＭ或いはＥＦＲＯＭのよう
なメモリを、機器の作動開始時（電源投入時）等に初期
化するようにしたメモリ駆動装置に関する。
（従来の技術）
第３図は、従来のこの種のメモリ駆動装置の回路構成を
示したブロック図である。
示したブロック図である。
第３図において、安定化電源回路１は、商用電源ＡＣ１
００Ｖからの給電を受けて直流の定電圧を発生する。こ
の直流電圧は電源ライン１０ａを通して電源電圧検出回
路７を始め、時定数回路（８！分回路）１５、メモリ制
御１手段４に夫々供給されるとともに、電源ライン１０
ａ及び逆流防止用ダイオード１３を通してメモリ３に供
給される。
００Ｖからの給電を受けて直流の定電圧を発生する。こ
の直流電圧は電源ライン１０ａを通して電源電圧検出回
路７を始め、時定数回路（８！分回路）１５、メモリ制
御１手段４に夫々供給されるとともに、電源ライン１０
ａ及び逆流防止用ダイオード１３を通してメモリ３に供
給される。
メモリバックアップ電源９は、停電時のメモリバックア
ップのための例えばバッテリであり、給電切換スイッチ
８が電源ライン１０ｂ側に投入されたときに、電源ライ
ン１０ｂ及び逆流防止用ダイオード１４を通してメモリ
３にバックアップ電圧を供給する。
ップのための例えばバッテリであり、給電切換スイッチ
８が電源ライン１０ｂ側に投入されたときに、電源ライ
ン１０ｂ及び逆流防止用ダイオード１４を通してメモリ
３にバックアップ電圧を供給する。
電源電圧検出回路７は、安定化電源回路１の出力電圧が
商用電源の停電等に起因して所定値以下に低下すると、
これを検知して給電切換スイッチ８を電源ライン１０ｂ
側に投入しバックアップを開始させる。メモリ３は、例
えばＲＡＭやＥＦＲＯＭのような半導体メモリ素子であ
り、通常は安定化電源回路１からの給電を受けて、メモ
リ制御手段４の制御下で作動する。一方、停電のような
商用電源の異常により安定化電源回路１の出力電圧値が
低下したときには、メモリバックアップ電源９からの給
電を受けて記憶データを保存する。
商用電源の停電等に起因して所定値以下に低下すると、
これを検知して給電切換スイッチ８を電源ライン１０ｂ
側に投入しバックアップを開始させる。メモリ３は、例
えばＲＡＭやＥＦＲＯＭのような半導体メモリ素子であ
り、通常は安定化電源回路１からの給電を受けて、メモ
リ制御手段４の制御下で作動する。一方、停電のような
商用電源の異常により安定化電源回路１の出力電圧値が
低下したときには、メモリバックアップ電源９からの給
電を受けて記憶データを保存する。
時定数回路１５は、商用電源投入時に、メモリ制御手段
４のリセット端子Ｒ８に対して、抵抗５とコンデンサ６
との時定数によって決まる時間だけリセット信号を出力
するようになっている。
４のリセット端子Ｒ８に対して、抵抗５とコンデンサ６
との時定数によって決まる時間だけリセット信号を出力
するようになっている。
クリアスイッチ１２は、メモリ３をクリアにする場合に
操作される手動スイッチであり、その投入によりメモリ
制御手段４はメモリ３を初期化する。
操作される手動スイッチであり、その投入によりメモリ
制御手段４はメモリ３を初期化する。
メモリ制御手段４は例えばマイクロコンピュータにより
成り、商用電源投入時は、時定数回路１５からのリセッ
ト信号によって初期状態にリセットされ、リセット後の
イニシャルルーチンにおいてクリアスイッチ１２が投入
されているか否かをチエツクし、投入されている場合に
はメモリ３をクリアするようになっている。
成り、商用電源投入時は、時定数回路１５からのリセッ
ト信号によって初期状態にリセットされ、リセット後の
イニシャルルーチンにおいてクリアスイッチ１２が投入
されているか否かをチエツクし、投入されている場合に
はメモリ３をクリアするようになっている。
このように、従来は手動スイッチ１２によって商用電源
投入時のメモリクリアを行っている。手動でクリアを行
うようにした理由は、以下のようである。即ち、商用電
源が停電になった場合を考えると、停電中はバックアッ
プ電源９によってメモリ３の記憶内容が停電直前の状態
で保持される。
投入時のメモリクリアを行っている。手動でクリアを行
うようにした理由は、以下のようである。即ち、商用電
源が停電になった場合を考えると、停電中はバックアッ
プ電源９によってメモリ３の記憶内容が停電直前の状態
で保持される。
従って、もし、手動によるクリアスイッチ１２１；よっ
てではなくメモリ制御手段４に設定されるイニシャルル
ーチンで自動的にメモリ３をクリアするようにしてしま
うと、バックアップによって保持されていた停電前の情
報が停電復旧と同時にクリアされてしまうこととなって
不都合だからである。
てではなくメモリ制御手段４に設定されるイニシャルル
ーチンで自動的にメモリ３をクリアするようにしてしま
うと、バックアップによって保持されていた停電前の情
報が停電復旧と同時にクリアされてしまうこととなって
不都合だからである。
（発明が解決しようとする課題）
ところが、停電中にメモリバックアップ電源９が消耗し
てしまいメモリ３の記憶内容が変質してしまった場合を
想定すると、従来の装置では、停電復旧時にオペレータ
が停電復旧ということでクリアスイッチ１２を手動操作
しないでいると、変質した記憶内容に基づいて機器が作
動し誤動作が生じるという問題点がある。
てしまいメモリ３の記憶内容が変質してしまった場合を
想定すると、従来の装置では、停電復旧時にオペレータ
が停電復旧ということでクリアスイッチ１２を手動操作
しないでいると、変質した記憶内容に基づいて機器が作
動し誤動作が生じるという問題点がある。
従って、本発明の目的は、電源投入時のメモリクリアと
、停電中においてメモリバックアップ電源が消耗した場
合の停電復旧時のメモリクリアとが自動的に行なえるメ
モリ駆動装置を提供することにある。
、停電中においてメモリバックアップ電源が消耗した場
合の停電復旧時のメモリクリアとが自動的に行なえるメ
モリ駆動装置を提供することにある。
（課題を解決するための手段）
本発明の第１の発明は、外部給電系からメモリに駆動電
源を給電するとともに、外部給電系の停電時にはバック
アップ電源からメモリに駆動電源を給電するように構成
されたものにおいて、外部給電系の停電中にバックアッ
プ電源の出力電圧が所定値以下に低下したことを検知し
てメモリクリア信号を出力するメモリクリア信号出力手
段と、メモリクリア信号を受けて停電復旧時にメモリの
記憶内容をクリアするメモリ制御手段とを有することを
特徴とするメモリ駆動装置である。
源を給電するとともに、外部給電系の停電時にはバック
アップ電源からメモリに駆動電源を給電するように構成
されたものにおいて、外部給電系の停電中にバックアッ
プ電源の出力電圧が所定値以下に低下したことを検知し
てメモリクリア信号を出力するメモリクリア信号出力手
段と、メモリクリア信号を受けて停電復旧時にメモリの
記憶内容をクリアするメモリ制御手段とを有することを
特徴とするメモリ駆動装置である。
本発明の第２の発明は、上記構成に加えて更に、外部給
電系の出力の立上りを検知してメモリ制御手段に対して
リセット信号を出力するリセット信号出力手段を有し、
メモリ制御手段はリセット信号を受けるとメモリクリア
信号の有無を検知して、有りの場合にメモリクリアを行
なうメモリ駆動装置である。
電系の出力の立上りを検知してメモリ制御手段に対して
リセット信号を出力するリセット信号出力手段を有し、
メモリ制御手段はリセット信号を受けるとメモリクリア
信号の有無を検知して、有りの場合にメモリクリアを行
なうメモリ駆動装置である。
（作 用）
本発明の第１の発明によれば、停電中バックアップ電源
の電圧が低下した場合、復旧時にメモリクリア信号が出
力され自動的にメモリクリアが行なわれる。
の電圧が低下した場合、復旧時にメモリクリア信号が出
力され自動的にメモリクリアが行なわれる。
前述のように、マイクロコンビ二一夕を用いてメモリ制
御を行う装置では、電源投入時にマイクロコンピュータ
にリセット信号を与えてこれを初期化し、初期化後のイ
ニシャルルーチンにおいてメモリクリア信号の有無を調
べてメモリクリアを行うように、マイクロコンピュータ
をプログラムすることが知られている。そのような装置
には、本発明の第２の発明が適用できる。この第２の発
明では、停電復旧時の電源の立上りを検出して制御手段
としてのマイクロコンピュータにリセット信号を与える
。これにより、マイクロコンピュータはリセットされイ
ニシャルルーチンを実行してメモリクリア信号の有無を
チエツクする。その時、停電中にバックアップ電源が消
耗していれば検出手段からメモリクリア信号が出力され
るので、マイクロコンピュータはメモリクリア信号有り
と判断しメモリクリアを実行する。
御を行う装置では、電源投入時にマイクロコンピュータ
にリセット信号を与えてこれを初期化し、初期化後のイ
ニシャルルーチンにおいてメモリクリア信号の有無を調
べてメモリクリアを行うように、マイクロコンピュータ
をプログラムすることが知られている。そのような装置
には、本発明の第２の発明が適用できる。この第２の発
明では、停電復旧時の電源の立上りを検出して制御手段
としてのマイクロコンピュータにリセット信号を与える
。これにより、マイクロコンピュータはリセットされイ
ニシャルルーチンを実行してメモリクリア信号の有無を
チエツクする。その時、停電中にバックアップ電源が消
耗していれば検出手段からメモリクリア信号が出力され
るので、マイクロコンピュータはメモリクリア信号有り
と判断しメモリクリアを実行する。
（実施例）
以下、図面に基づき本発明の一実施例について説明する
。
。
第１図は、本発明の一実施例に従うメモリ駆動装置の全
体的な回路構成を示した図である。尚、従来の第３図と
同一要素は同一符号を付して重複した説明を省略する。
体的な回路構成を示した図である。尚、従来の第３図と
同一要素は同一符号を付して重複した説明を省略する。
第１図において、外部給電系即ち安定化電源回路１は、
商用電源ＡＣ１００Ｖからの給電を受けて、電源ライン
１０ａに直流の定電圧ＶＣを、又電源電圧検出手段７に
直流の定電圧Ｖ＾を夫々出力する。
商用電源ＡＣ１００Ｖからの給電を受けて、電源ライン
１０ａに直流の定電圧ＶＣを、又電源電圧検出手段７に
直流の定電圧Ｖ＾を夫々出力する。
安定化電源回路１の内部構成について詳述すれば以下の
ようである。即ち、トランス１ａは、商用電源から印加
される交流電圧を所定値に降圧する。整流回路１ｂは、
トランス１ａの出力を全波整流して直流電圧に変換する
。コンデンサＩＣは、整流回路１ｂ・から出力された直
流電圧のりプルを除去しほぼ一定の電圧ＶＡを形成する
。制御用トランジスタ１ｄは、ツェナダイオード１ｆに
よって発生する一定のツェナ電圧ｖｚ３をベースに受け
て、そのエミッタに定電圧ＶＣ（−ＶＺ３−Ｖ ＢＥ）
を発生させ電源ライン１０ａに与える。
ようである。即ち、トランス１ａは、商用電源から印加
される交流電圧を所定値に降圧する。整流回路１ｂは、
トランス１ａの出力を全波整流して直流電圧に変換する
。コンデンサＩＣは、整流回路１ｂ・から出力された直
流電圧のりプルを除去しほぼ一定の電圧ＶＡを形成する
。制御用トランジスタ１ｄは、ツェナダイオード１ｆに
よって発生する一定のツェナ電圧ｖｚ３をベースに受け
て、そのエミッタに定電圧ＶＣ（−ＶＺ３−Ｖ ＢＥ）
を発生させ電源ライン１０ａに与える。
バックアップ電源９は、給電切換スイッチ８が電源ライ
ン１０・ｂ側に投入されたときに、電源ライン１０ｂ及
び逆流防止用ダイオード１４を通してメモリ３にバック
アップ電圧を供給するようになっている。電源電圧検出
回路７は、安定化電源回路１の出力電圧ＶＡが所定値以
下に低下すると、これを検知して給電切換スイッチ８を
電源ライン１０ｂ側に投入する。電源電圧検出回路７の
内部構成について詳述すれば、以下のようである。即ち
、安定化電源回路１の出力電圧Ｖ＾は抵抗７ａ。
ン１０・ｂ側に投入されたときに、電源ライン１０ｂ及
び逆流防止用ダイオード１４を通してメモリ３にバック
アップ電圧を供給するようになっている。電源電圧検出
回路７は、安定化電源回路１の出力電圧ＶＡが所定値以
下に低下すると、これを検知して給電切換スイッチ８を
電源ライン１０ｂ側に投入する。電源電圧検出回路７の
内部構成について詳述すれば、以下のようである。即ち
、安定化電源回路１の出力電圧Ｖ＾は抵抗７ａ。
７ａにより分圧され、この分圧電圧ＶＡＩがコンパレー
タ７ｅの非反転入力端子に与えられる。一方、ツェナダ
イオード７ｄに抵抗７ｃを通じて電流供給して発生させ
たツェナ電圧ＶＺＩがコンパレータ７ｅの反転入力端子
に入力される。コンパレータ７ｅは、電源ライン１０ａ
を通して安定化電源回路１から給電を受けて駆動し、分
圧電圧ＶＡＩと、ツェナ電圧ＶＺＩとを比較する。そし
て分圧電圧ＶＡＩがツェナ電圧ＶＺＩより低い時は、論
理レベル“Ｌ″の信号を出力する。この信号により給電
切換スイッチ８が電源ライン１０ｂ側に投入される。
タ７ｅの非反転入力端子に与えられる。一方、ツェナダ
イオード７ｄに抵抗７ｃを通じて電流供給して発生させ
たツェナ電圧ＶＺＩがコンパレータ７ｅの反転入力端子
に入力される。コンパレータ７ｅは、電源ライン１０ａ
を通して安定化電源回路１から給電を受けて駆動し、分
圧電圧ＶＡＩと、ツェナ電圧ＶＺＩとを比較する。そし
て分圧電圧ＶＡＩがツェナ電圧ＶＺＩより低い時は、論
理レベル“Ｌ″の信号を出力する。この信号により給電
切換スイッチ８が電源ライン１０ｂ側に投入される。
メモリクリア信号出力回路１６は、商用電源の停電復旧
時にメモリバックアップ電源９のバックアップ電圧が低
下しているか否かをチエツクし、低下を検知するとメモ
リ制御手段４に所定のメモリクリア信号を出力するもの
である。その内部構成について詳述すれば以下のようで
ある。即ち、ツェナダイオード１６ｂに抵抗１６ａを通
して電流供給することによって発生するツェナ電圧ＶＺ
２がコンパレータ１６ｃの反転入力端子に人力される。
時にメモリバックアップ電源９のバックアップ電圧が低
下しているか否かをチエツクし、低下を検知するとメモ
リ制御手段４に所定のメモリクリア信号を出力するもの
である。その内部構成について詳述すれば以下のようで
ある。即ち、ツェナダイオード１６ｂに抵抗１６ａを通
して電流供給することによって発生するツェナ電圧ＶＺ
２がコンパレータ１６ｃの反転入力端子に人力される。
また、メモリバックアップ電源９の出力電圧ＶＢを抵抗
１６ｄ、１６ｅにより分圧した電圧ＶＢＩがコンパレー
タ１６ｃの非反転入力端子に加えられる。コンパレータ
１６ｃは、電源ライン１０ａを通して安定化電源回路１
から給電を受けて駆動し、分圧電圧ＶＢＩがツェナ電圧
ＶＺ２よりも低い時、論理レベル″Ｌ１のメモリクリア
信号をメモリ制御手段４に出力する。
１６ｄ、１６ｅにより分圧した電圧ＶＢＩがコンパレー
タ１６ｃの非反転入力端子に加えられる。コンパレータ
１６ｃは、電源ライン１０ａを通して安定化電源回路１
から給電を受けて駆動し、分圧電圧ＶＢＩがツェナ電圧
ＶＺ２よりも低い時、論理レベル″Ｌ１のメモリクリア
信号をメモリ制御手段４に出力する。
リセット信号出力回路１７は、安定化電源回路１の出力
電圧の立上がりにより停電復旧を検知してメモリ制御手
段４にリセット信号を与えるための回路である。この回
路１７は、電源電圧検出回路７のコンパレータ７ｅから
出力される論理レベル信号をコンデンサ１７ａと抵抗１
７ｂとによって構成される微分回路１８に入力し、その
微分波形をトランジスタ１７ｃのベースに印加するよう
になっている。トランジスタ１７ｃは、停電復旧により
コンパレータ７ｅの出力信号が立上がる時に微分回路１
８から与えられる正電圧信号によって導通して、時定数
回路１５のコンデンサ６を放電させる。これにより、そ
の後の一定時間、メモリ制御手段４のリセット端子Ｒ８
に論理レベル“Ｌ”のリセット信号が印加される。
電圧の立上がりにより停電復旧を検知してメモリ制御手
段４にリセット信号を与えるための回路である。この回
路１７は、電源電圧検出回路７のコンパレータ７ｅから
出力される論理レベル信号をコンデンサ１７ａと抵抗１
７ｂとによって構成される微分回路１８に入力し、その
微分波形をトランジスタ１７ｃのベースに印加するよう
になっている。トランジスタ１７ｃは、停電復旧により
コンパレータ７ｅの出力信号が立上がる時に微分回路１
８から与えられる正電圧信号によって導通して、時定数
回路１５のコンデンサ６を放電させる。これにより、そ
の後の一定時間、メモリ制御手段４のリセット端子Ｒ８
に論理レベル“Ｌ”のリセット信号が印加される。
ここで、リセット信号出力回路１７の微分回路１８の時
定数は、十分に短い時間に設定されている。そのため、
停電が非常に短い時間だけ生じてすぐに復旧した場合で
あって、時定数回路１５のコンデンサ６にか停電中に放
電されない場合であっても、微分回路１８が確実に停電
復旧を検出してトランジスタ１７ｃを導通させコンデン
サ６を放電させるため、メモリ制御手段４のリセット端
子ＲＳに確実にリセット信号を与えるられることになる
。
定数は、十分に短い時間に設定されている。そのため、
停電が非常に短い時間だけ生じてすぐに復旧した場合で
あって、時定数回路１５のコンデンサ６にか停電中に放
電されない場合であっても、微分回路１８が確実に停電
復旧を検出してトランジスタ１７ｃを導通させコンデン
サ６を放電させるため、メモリ制御手段４のリセット端
子ＲＳに確実にリセット信号を与えるられることになる
。
メモリ制御手段４は、マイクロコンピュータにより構成
され、リセット端子Ｒ８に加えられる論理レベル″Ｌ”
のリセット信号により初期状態にリセットされ、リセッ
ト後のイニシャルルーチンにおいて論理レベルａ １．
ｓのメモリクリア信号の有無をチエツクして有りの場
合にメモリ３の記憶内容をクリアするようになっている
。
され、リセット端子Ｒ８に加えられる論理レベル″Ｌ”
のリセット信号により初期状態にリセットされ、リセッ
ト後のイニシャルルーチンにおいて論理レベルａ １．
ｓのメモリクリア信号の有無をチエツクして有りの場
合にメモリ３の記憶内容をクリアするようになっている
。
次にこの実施例の停電復旧時の動作を第２図の信号波形
図を併用して説明する。
図を併用して説明する。
第２図は、時刻０にて停電状態にあり、時刻ｔｌで停電
復旧した場合を示している。時刻ｔＸから、安定化電源
回路１の出力電圧Ｖｅは第２図Ａに示すように立上って
行く。この電圧Ｖｅがコンパレータの作動閾値に達した
時点 ｔ２にて、電源電圧検出回路７及びクリア信号出力回路
１６が作動を開始する。
復旧した場合を示している。時刻ｔＸから、安定化電源
回路１の出力電圧Ｖｅは第２図Ａに示すように立上って
行く。この電圧Ｖｅがコンパレータの作動閾値に達した
時点 ｔ２にて、電源電圧検出回路７及びクリア信号出力回路
１６が作動を開始する。
電源電圧検出回路７は、電圧ＶＣが予め設定した閾値ａ
に達した時刻ｔ３にて、第２図Ｃに示すようにその出力
を論理レベルａ Ｌ １１からＨ”に立上げる。この立
上がりはリセット信号出力回路１７の微分回路１８によ
り検出され、トランジスタ１７ｃがターンオンされる。
に達した時刻ｔ３にて、第２図Ｃに示すようにその出力
を論理レベルａ Ｌ １１からＨ”に立上げる。この立
上がりはリセット信号出力回路１７の微分回路１８によ
り検出され、トランジスタ１７ｃがターンオンされる。
トランジスタ１７Ｃは、微分回路１８の時定数によって
決まる時間、つまり、時刻ｔ３〜ｔ５の間オン状態にさ
れる。
決まる時間、つまり、時刻ｔ３〜ｔ５の間オン状態にさ
れる。
従って、その間、メモリ制御手段４のリセット端子Ｒ８
は、第２図Ｂに示すように論理レベル″Ｌ”のリセット
信号が加えられた状態となる。時刻ｔ５以降は、トラン
ジスタ１７ｃがオフとなるため、リセット端子Ｒ３の電
圧は時定数回路１５の時定数に従って上昇して行き、こ
れがリセット信号の閾値すに達した時点ｔ６でリセット
信号が解除される。
は、第２図Ｂに示すように論理レベル″Ｌ”のリセット
信号が加えられた状態となる。時刻ｔ５以降は、トラン
ジスタ１７ｃがオフとなるため、リセット端子Ｒ３の電
圧は時定数回路１５の時定数に従って上昇して行き、こ
れがリセット信号の閾値すに達した時点ｔ６でリセット
信号が解除される。
このリセット信号が加えられていた期間ｔ３〜ｔ６の間
に、電源電圧Ｖｃは完全に復旧してメモリ制御手段４は
作動状態となる（時刻ｔ４）。従って、メモリ制御手段
４は、作動状態となってから時刻ｔｅまでの間、リセッ
ト信号をリセット端子ＲＳに受けることになる。従って
、メモリ制御手段４は、初期状態にリセットされ、リセ
ット解除後の時刻ｔ６よりイニシャルルーチンを実行す
る。
に、電源電圧Ｖｃは完全に復旧してメモリ制御手段４は
作動状態となる（時刻ｔ４）。従って、メモリ制御手段
４は、作動状態となってから時刻ｔｅまでの間、リセッ
ト信号をリセット端子ＲＳに受けることになる。従って
、メモリ制御手段４は、初期状態にリセットされ、リセ
ット解除後の時刻ｔ６よりイニシャルルーチンを実行す
る。
一方、メモリクリア信号出力回路１６は、前述のように
時刻ｔ２で作動を開始し、この時メモリバックアップ電
源９の出力電圧が所定値以下であると、つまりメモリバ
ックアップ電源が消耗していると、コンパレータ１６ｃ
から第２図りに示すように論理レベル“Ｌ″のメモリク
リア信号を出力する。メモリ制御手段４は時刻ｔａから
イニシャルルーチンを実行し、メモリクリア信号の有無
をチエツクする。その時、第２図りのように論理レベル
“Ｌ′のメモリクリア信号が出力されていれば、メモリ
３をクリアすることとなる。
時刻ｔ２で作動を開始し、この時メモリバックアップ電
源９の出力電圧が所定値以下であると、つまりメモリバ
ックアップ電源が消耗していると、コンパレータ１６ｃ
から第２図りに示すように論理レベル“Ｌ″のメモリク
リア信号を出力する。メモリ制御手段４は時刻ｔａから
イニシャルルーチンを実行し、メモリクリア信号の有無
をチエツクする。その時、第２図りのように論理レベル
“Ｌ′のメモリクリア信号が出力されていれば、メモリ
３をクリアすることとなる。
以上説明したように、本発明によれば、メモリバックア
ップ電源の出力の低下を検知して、停電復旧時にメモリ
クリアを行うようにしているので、電源投入時のメモリ
クリアと、停電中においてメモリバックアップ電源が消
耗した場合の停電復旧時のメモリクリアとが自動的に行
なえ、よって変質した記憶内容に基づく誤動作を防止す
ることができるメモリ駆動装置を提供することができる
。
ップ電源の出力の低下を検知して、停電復旧時にメモリ
クリアを行うようにしているので、電源投入時のメモリ
クリアと、停電中においてメモリバックアップ電源が消
耗した場合の停電復旧時のメモリクリアとが自動的に行
なえ、よって変質した記憶内容に基づく誤動作を防止す
ることができるメモリ駆動装置を提供することができる
。
メモリクリア信号出力回路、
出力回路。
Claims (1)
- 【特許請求の範囲】 １、外部給電系からメモリに駆動電源を給電するととも
に、外部給電系の停電時にはバックアップ電源から前記
メモリに駆動電源を給電するように構成されたものにお
いて、前記外部給電系の停電中に前記バックアップ電源
の出力電圧が所定値以下に低下したことを検知してメモ
リクリア信号を出力するメモリクリア信号出力手段と、
前記メモリクリア信号を受けて停電復旧時に前記メモリ
の記憶内容をクリアするメモリ制御手段とを有すること
を特徴とするメモリ駆動装置。 ２、請求項１記載のメモリ駆動装置において、更に、前
記外部給電系の出力の立上りを検知して前記メモリ制御
手段に対してリセット信号を出力するリセット信号出力
手段を有し、前記メモリ制御手段は前記リセット信号を
受けると前記メモリクリア信号の有無をチェックし、有
りの場合に前記メモリのクリアを行なうことを特徴とす
るメモリ駆動装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080160A JPH02257319A (ja) | 1989-03-30 | 1989-03-30 | メモリ駆動装置 |
| US07/500,458 US5027328A (en) | 1989-03-30 | 1990-03-28 | Memory drive device and method |
| CA002013296A CA2013296C (en) | 1989-03-30 | 1990-03-29 | Memory drive device and method |
| GB9007097A GB2231217B (en) | 1989-03-30 | 1990-03-29 | Memory drive device and method |
| KR1019900004345A KR930000812B1 (ko) | 1989-03-30 | 1990-03-30 | 메모리구동장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080160A JPH02257319A (ja) | 1989-03-30 | 1989-03-30 | メモリ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257319A true JPH02257319A (ja) | 1990-10-18 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080160A Pending JPH02257319A (ja) | 1989-03-30 | 1989-03-30 | メモリ駆動装置 |
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| Country | Link |
|---|---|
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| JP (1) | JPH02257319A (ja) |
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| GB (1) | GB2231217B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| JP2937546B2 (ja) * | 1991-05-30 | 1999-08-23 | シャープ株式会社 | 外部電源端子を備える小型電子機器のメモリ保護装置 |
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| US7512029B2 (en) * | 2006-06-09 | 2009-03-31 | Micron Technology, Inc. | Method and apparatus for managing behavior of memory devices |
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1990
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- 1990-03-29 CA CA002013296A patent/CA2013296C/en not_active Expired - Fee Related
- 1990-03-29 GB GB9007097A patent/GB2231217B/en not_active Expired - Fee Related
- 1990-03-30 KR KR1019900004345A patent/KR930000812B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018189505A (ja) * | 2017-05-08 | 2018-11-29 | 日本アンテナ株式会社 | 水位計および通信システム |
Also Published As
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|---|---|
| CA2013296C (en) | 1994-06-28 |
| GB2231217A (en) | 1990-11-07 |
| GB2231217B (en) | 1993-06-30 |
| US5027328A (en) | 1991-06-25 |
| KR900015162A (ko) | 1990-10-26 |
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