JPS5827324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5827324A JPS5827324A JP12416881A JP12416881A JPS5827324A JP S5827324 A JPS5827324 A JP S5827324A JP 12416881 A JP12416881 A JP 12416881A JP 12416881 A JP12416881 A JP 12416881A JP S5827324 A JPS5827324 A JP S5827324A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度、高速度のＬＳＩの製造方法に関するも
のである。
のである。
ＬＳＩの大容量、高密度化に伴なって電極配線の微細化
、多層化の１簀性が増している。配線の微細加工、ある
いは平坦化のために検討されてき次従来のす７トオ７法
においては、レジスト、ポリイミド系樹脂の高分子材料
が主であり、その他にＡｚ、ＺｎＯが用いられている。
、多層化の１簀性が増している。配線の微細加工、ある
いは平坦化のために検討されてき次従来のす７トオ７法
においては、レジスト、ポリイミド系樹脂の高分子材料
が主であり、その他にＡｚ、ＺｎＯが用いられている。
レジス）を用いたリフトオフ法は次の様にしてなされる
。第１図においてｌはＳｔ基板、２はＳ１基板上に形成
した熱酸化膜、又はＣＶＤ５ｉＯｓ膜で、その上に配線
バタンとは逆のバタンをフォトレジスト３で形成する。
。第１図においてｌはＳｔ基板、２はＳ１基板上に形成
した熱酸化膜、又はＣＶＤ５ｉＯｓ膜で、その上に配線
バタンとは逆のバタンをフォトレジスト３で形成する。
この上に鵠２図で示す工うにＡｔ膜４を蒸着する。その
抜第３図に示すようにアセトン中で超音波洗浄してレジ
ス）ＩＩ解し、しシスト上のＡｔ展４ｔす７トオ７して
配線バタンを形成する。以上述べた様にこの方法によれ
ばサイドエツチングがないので微細なバタンを形成でき
るという利点がある。す７トオ７の基本的な考え方はこ
のように第１図〜第３８４に示す通りであり、この他に
す７トオフｔ−より−Ｍ容易にするため種種の方法が工
夫されている。それらに共通している考え方はレジスト
等にアンダーカットを作ることである。第４図にアンダ
ーカットをもつレジスト５の断面構造を示す。このよう
な構造のレジストは電・子ビームリングラフィに１って
容易に製作できる。あるいは光露光においても、レジス
トバタンする前か後に、レジストをクロロベンゼンにひ
たすことに１ってレジスト表面層のｍ像速度が遅くなる
性質を利用して容易に製作できる。この上に第５因で示
すようにＭ膜６を蒸着し、レジストを溶剤中で溶かすこ
とによってレジスト上のＭ１ｉ！１６ｔ−リフトオフし
て！３図に示す配線バタンを形成する。ボリイはド系樹
脂ＰＩＱＹｔ用い友リフトオフ法を次に説明する。熱酸
化した８１基板正にＰＩＱｔ−全面塗布し、その上にｃ
ｒ′５＜は庵による配線の逆バタンを形成し、これをマ
スクにしてＰＩＱｔエツチングし、そのサイドエツチン
グを利用して、第６図に示すようにＣｒ又はＭｏよりも
小さな形状とする。７はＰＩＱで、８はＣｒ又はｈであ
る。この上にＡｔ膜９を蒸着し第７図を得る。
抜第３図に示すようにアセトン中で超音波洗浄してレジ
ス）ＩＩ解し、しシスト上のＡｔ展４ｔす７トオ７して
配線バタンを形成する。以上述べた様にこの方法によれ
ばサイドエツチングがないので微細なバタンを形成でき
るという利点がある。す７トオ７の基本的な考え方はこ
のように第１図〜第３８４に示す通りであり、この他に
す７トオフｔ−より−Ｍ容易にするため種種の方法が工
夫されている。それらに共通している考え方はレジスト
等にアンダーカットを作ることである。第４図にアンダ
ーカットをもつレジスト５の断面構造を示す。このよう
な構造のレジストは電・子ビームリングラフィに１って
容易に製作できる。あるいは光露光においても、レジス
トバタンする前か後に、レジストをクロロベンゼンにひ
たすことに１ってレジスト表面層のｍ像速度が遅くなる
性質を利用して容易に製作できる。この上に第５因で示
すようにＭ膜６を蒸着し、レジストを溶剤中で溶かすこ
とによってレジスト上のＭ１ｉ！１６ｔ−リフトオフし
て！３図に示す配線バタンを形成する。ボリイはド系樹
脂ＰＩＱＹｔ用い友リフトオフ法を次に説明する。熱酸
化した８１基板正にＰＩＱｔ−全面塗布し、その上にｃ
ｒ′５＜は庵による配線の逆バタンを形成し、これをマ
スクにしてＰＩＱｔエツチングし、そのサイドエツチン
グを利用して、第６図に示すようにＣｒ又はＭｏよりも
小さな形状とする。７はＰＩＱで、８はＣｒ又はｈであ
る。この上にＡｔ膜９を蒸着し第７図を得る。
これをリフトオンして第３図の構造を得る。第８図はレ
ジス） １１の下に適当な材料ｉｏ １にスペーサとし
てもうけレジストの下にアンダーカットを形成した構造
を示す。この上にＡｔ膜１２を蒸着した構造ｔ−第９図
に示す。レジメ） １１をす７トオ７したｖｋ。
ジス） １１の下に適当な材料ｉｏ １にスペーサとし
てもうけレジストの下にアンダーカットを形成した構造
を示す。この上にＡｔ膜１２を蒸着した構造ｔ−第９図
に示す。レジメ） １１をす７トオ７したｖｋ。
スベーｔ１０を除去し第３図の構造を得る。
以上説明した従来例はいずれも微細なＭ配線形成の友め
のす７トオフ法である。この他にり７トオ７法を用いて
微細かつ平坦な配線の形成された例を次に説明する。２
４１０図のｌは８１基板、２は８１へ膜、 １３はＭ膜
、１４はレジストバタンである。レジスト１４ ′１に
マスクにして、ｖ ＩＩ ｉａ ’１ 、エツチングし
て菖ｕ図の構造を得る。この上ＫＳｉへ膜、又はｓｉｓ
穐膜をスパッタ法、あるいはＥＣＲ形プラズマ堆積法に
工り堆積して第ν図の構造を得る。 １５が上に堆積し
たＳｉ Ｏｓ膜、又はＳｉ、Ｎ、膜である。レジストを
溶剤中の超音波洗浄に１って溶解しリフトオフすること
によって第Ｕ図に示す平坦な構造を得る。
のす７トオフ法である。この他にり７トオ７法を用いて
微細かつ平坦な配線の形成された例を次に説明する。２
４１０図のｌは８１基板、２は８１へ膜、 １３はＭ膜
、１４はレジストバタンである。レジスト１４ ′１に
マスクにして、ｖ ＩＩ ｉａ ’１ 、エツチングし
て菖ｕ図の構造を得る。この上ＫＳｉへ膜、又はｓｉｓ
穐膜をスパッタ法、あるいはＥＣＲ形プラズマ堆積法に
工り堆積して第ν図の構造を得る。 １５が上に堆積し
たＳｉ Ｏｓ膜、又はＳｉ、Ｎ、膜である。レジストを
溶剤中の超音波洗浄に１って溶解しリフトオフすること
によって第Ｕ図に示す平坦な構造を得る。
これまで述べてきた従来のす７トオフの実施例はレジス
ト、およびＰＩＱという高分子材料を用いた例であり、
いずれもその後の工程で熱処理温度が高々５００℃以下
の電極配線プロセスに適用されている。レジストは約２
００℃以下、ＰＩＱは約４５０℃以下では耐熱性がある
が、それ以上の温度になると熱分解等の組成変化がおこ
る。従って上記のり７トオ７法においてす７トオ７され
ずにレジスト等の残りが生じた場合、その残りがその後
の工程において汚染源にならなければ問題にはならない
ので使用できるが、その後に続く工程において熱酸化工
程、不純物拡散工程等の高温処理がある場合、リフトオ
フ！！！１による汚染が問題になる０ 高分子材料エフも耐熱性においてすぐれ次リフトオン材
料として検討されたものにＡＡ、ＺｎＯの例がある。Ｍ
は融点が６６０℃であるが３００〜４００Ｃ以上でＭ膜
に粒界が成長してＭ膜表面の凹凸が増大し、微細バタン
か形成できなくなる。リフトオフ材料として使用できる
温度は高々５００℃である。又、す７トオフ後にＭがす
７トオ７されずに残るとＳｉに対して不純物源になるの
で、その後で８００〜１２００ Ｃ程度の高温処理工程
を伴なう工程には使用できない。ＺｎＯは５００℃以上
の耐熱性をもち、ｌチのリン酸溶液で溶けるため超電導
材料であるニオブ系化合物のリフトオフに使用されてい
る。しかし、ＺｎＯは８５０℃以上で８ｉ（ｈと反応し
てＺｎｔ Ｓｔ ０４’を形成するため５Ｚｎｏのす７
トオ７１１が生じるとその下あるいはその上にＳｉ Ｏ
１膜をもうけて高温熱処理工程を実施することができな
い。
ト、およびＰＩＱという高分子材料を用いた例であり、
いずれもその後の工程で熱処理温度が高々５００℃以下
の電極配線プロセスに適用されている。レジストは約２
００℃以下、ＰＩＱは約４５０℃以下では耐熱性がある
が、それ以上の温度になると熱分解等の組成変化がおこ
る。従って上記のり７トオ７法においてす７トオ７され
ずにレジスト等の残りが生じた場合、その残りがその後
の工程において汚染源にならなければ問題にはならない
ので使用できるが、その後に続く工程において熱酸化工
程、不純物拡散工程等の高温処理がある場合、リフトオ
フ！！！１による汚染が問題になる０ 高分子材料エフも耐熱性においてすぐれ次リフトオン材
料として検討されたものにＡＡ、ＺｎＯの例がある。Ｍ
は融点が６６０℃であるが３００〜４００Ｃ以上でＭ膜
に粒界が成長してＭ膜表面の凹凸が増大し、微細バタン
か形成できなくなる。リフトオフ材料として使用できる
温度は高々５００℃である。又、す７トオフ後にＭがす
７トオ７されずに残るとＳｉに対して不純物源になるの
で、その後で８００〜１２００ Ｃ程度の高温処理工程
を伴なう工程には使用できない。ＺｎＯは５００℃以上
の耐熱性をもち、ｌチのリン酸溶液で溶けるため超電導
材料であるニオブ系化合物のリフトオフに使用されてい
る。しかし、ＺｎＯは８５０℃以上で８ｉ（ｈと反応し
てＺｎｔ Ｓｔ ０４’を形成するため５Ｚｎｏのす７
トオ７１１が生じるとその下あるいはその上にＳｉ Ｏ
１膜をもうけて高温熱処理工程を実施することができな
い。
以上述べてき次様に、従来のリフトオフ法扛す７トオ７
材料が高々５００℃以下の低温プロセスで使用可能であ
るもの・はかりである。従って従来のリフトオフ法にお
いてリフトオフ残９が生じた場合、その後の工程で８０
０〜１２００℃の高温処理工程を行なうと汚染や、反応
が生じるので高鍼処理と関連のめる工程には従来のり７
トオフ法は実施できないという欠点があった。
材料が高々５００℃以下の低温プロセスで使用可能であ
るもの・はかりである。従って従来のリフトオフ法にお
いてリフトオフ残９が生じた場合、その後の工程で８０
０〜１２００℃の高温処理工程を行なうと汚染や、反応
が生じるので高鍼処理と関連のめる工程には従来のり７
トオフ法は実施できないという欠点があった。
本発ｑ／ｆｉ、これらの欠点を解決する友め、Ｍｏ。
Ｗ ＊ Ｔａ ｓ Ｔｉ ＊ Ｚｒ ＊ ｋｉｂ のよ
うな高融点金属を９７トオ７用の材料として使用し、す
７トオ７の残りが生じてもその後の工程において高温処
理工程を行なえるようにしたもので、す７トオ７法を１
例えば酸化工程、不純物拡散工程、高温アニール工程等
がそのあとで必要となる工程において実施することを特
徴とし、その目的ｉ！：ＬＳＩの高密度化、高速度化に
ある。
うな高融点金属を９７トオ７用の材料として使用し、す
７トオ７の残りが生じてもその後の工程において高温処
理工程を行なえるようにしたもので、す７トオ７法を１
例えば酸化工程、不純物拡散工程、高温アニール工程等
がそのあとで必要となる工程において実施することを特
徴とし、その目的ｉ！：ＬＳＩの高密度化、高速度化に
ある。
第１４図〜第３４図に本発明によるリフトオフ法を示す
。第１４図において１は８１基板、２は熱酸化膜かある
いはＣＶ Ｄ Ｓｉ Ｏ＊膜ｓ １６ｔｉＭｏｓ １７
はレジストパタンであるｏ Ｍｏは勿論、蒸着、スパッ
タ。
。第１４図において１は８１基板、２は熱酸化膜かある
いはＣＶ Ｄ Ｓｉ Ｏ＊膜ｓ １６ｔｉＭｏｓ １７
はレジストパタンであるｏ Ｍｏは勿論、蒸着、スパッ
タ。
ＣＶＤ法等のいずれの方法で堆積してもよい。レジスト
パタン１７ｔマスクにしてＭｏ ＩＩ １６をドライエ
ツチング法でエツチングした構造を第を図に示す。
パタン１７ｔマスクにしてＭｏ ＩＩ １６をドライエ
ツチング法でエツチングした構造を第を図に示す。
勿論、ドライエツチング法のかわりにウェットエツチン
グ法でエツチングしてもよい。ウェットエツチング法で
エツチングした場合は第を図の構造においてサイドエツ
チングが生じている。Ｍｏ Ｉ［ｉ１６上のレジスト１
７ｔ−はくりした構造を第１６図に示す〇この上に例え
ばＳ１膜１８ヲスパツタ法、ＥＣＲＷプラズマ堆積法等
で堆積する。その構造を第１７図に示す。これｆ Ｍｏ
の溶解するエツチング液、例えばＨｔ Ｓ ０４／Ｈｔ
Ｏｓ混合液からなるエツチング液を用いてす７トオ７す
る。ＭｏはＨｔ Ｓ Ｏ，／迅０．混合液中で７０μｒ
ｎ／分程度のサイドエツチングがあるためす７トオ７は
大面積でも容易にできる。リフトオフ後の構造を第１８
図に示す。第１７図の構造においてＭｏ Ｏ＠壁に８１
膜が堆積してり７トオ７できない場合は、ｓｉｇｖエツ
チングしてＭｏの側＊ｔ−露出させればり７トオフは可
能となる。勿論、上に述べた５ｉｉｔ−堆積するかわり
にＳｔＯ鵞膜、又はＢ１５Ｎ４膜等でもよい０又、リフ
トオフ用材料として用いたＭｏのかわ９に、Ｗ 、 Ｔ
ａ ＋ Ｔｉ ＋ Ｚｒ 、 Ｎｂ ｏ［な高融点金属
でもよい。例えば、Ｗ祉フッ化水素駿と員硝酸混合物に
きわめて速やかに溶解し、ｈはＮａＯＨと迅０鵞の混合
液に溶解するので、ポリ８１やＳｉ Ｏｘあるいは５ｔ
ｊＮ、等をほとんどエツチングすることｌ〈す７トオ７
することが可能である。第１８図の構造においてリフト
オフの歩留りが１００チではなくて残りが生じてもＭｏ
、 Ｗ 、 Ｔａ等の高融点金属社汚染源とはならな
いので、その後の工程で高温麩理が可能となる。例えば
高融点金属は酸化されやすい性質をもっているが、Ｗｏ
、、Ｔ＆宜Ｏｓ ＊ＺｒＯ鵞等、高融点金属の酸化物は
融点が１４００℃以上と高い０従ってあとの工程で酸化
工程を行なうことが可能である。勿論高融点金属は不活
性ガス中の熱処理に対しても問題のないことは明らかで
おる０第す図〜ｍ２３図は、す７トオ７法を用いて平坦
化した例である０第１９図において１はＳｔ基板、２は
熱酸化膜、１９はポリＳｉ膜、２０はＭｏ膜、２１はレ
ジストバタンである。レジストバタン２１ｔ−マスクに
してＭｏ ａ ２０ ’ｋ 、さらにレジスト膜２１と
胸膜２ｏをマスクにしてポリＳｉ １Ｇ’ｔエツチング
する。エツチング後の構造を第２０図に示すＯ勿論ポリ
Ｓ１をエツチングする時、レジストｔはくすしてｈｈｋ
マスクにしてポリＢｉｔ−エツチングしても工い０ポリ
Ｓｔ ｔエツチングし、さらにレジスト２１をはくすし
た後の構造を第２１図に示す。この上に８１０ｘ膜２２
をスパッタ法、ＥＣＲｆＪ７’？ズマ堆積法尋の堆積堆
積法覆する。この構造を第２２図に示す。これを迅ＳＯ
。
グ法でエツチングしてもよい。ウェットエツチング法で
エツチングした場合は第を図の構造においてサイドエツ
チングが生じている。Ｍｏ Ｉ［ｉ１６上のレジスト１
７ｔ−はくりした構造を第１６図に示す〇この上に例え
ばＳ１膜１８ヲスパツタ法、ＥＣＲＷプラズマ堆積法等
で堆積する。その構造を第１７図に示す。これｆ Ｍｏ
の溶解するエツチング液、例えばＨｔ Ｓ ０４／Ｈｔ
Ｏｓ混合液からなるエツチング液を用いてす７トオ７す
る。ＭｏはＨｔ Ｓ Ｏ，／迅０．混合液中で７０μｒ
ｎ／分程度のサイドエツチングがあるためす７トオ７は
大面積でも容易にできる。リフトオフ後の構造を第１８
図に示す。第１７図の構造においてＭｏ Ｏ＠壁に８１
膜が堆積してり７トオ７できない場合は、ｓｉｇｖエツ
チングしてＭｏの側＊ｔ−露出させればり７トオフは可
能となる。勿論、上に述べた５ｉｉｔ−堆積するかわり
にＳｔＯ鵞膜、又はＢ１５Ｎ４膜等でもよい０又、リフ
トオフ用材料として用いたＭｏのかわ９に、Ｗ 、 Ｔ
ａ ＋ Ｔｉ ＋ Ｚｒ 、 Ｎｂ ｏ［な高融点金属
でもよい。例えば、Ｗ祉フッ化水素駿と員硝酸混合物に
きわめて速やかに溶解し、ｈはＮａＯＨと迅０鵞の混合
液に溶解するので、ポリ８１やＳｉ Ｏｘあるいは５ｔ
ｊＮ、等をほとんどエツチングすることｌ〈す７トオ７
することが可能である。第１８図の構造においてリフト
オフの歩留りが１００チではなくて残りが生じてもＭｏ
、 Ｗ 、 Ｔａ等の高融点金属社汚染源とはならな
いので、その後の工程で高温麩理が可能となる。例えば
高融点金属は酸化されやすい性質をもっているが、Ｗｏ
、、Ｔ＆宜Ｏｓ ＊ＺｒＯ鵞等、高融点金属の酸化物は
融点が１４００℃以上と高い０従ってあとの工程で酸化
工程を行なうことが可能である。勿論高融点金属は不活
性ガス中の熱処理に対しても問題のないことは明らかで
おる０第す図〜ｍ２３図は、す７トオ７法を用いて平坦
化した例である０第１９図において１はＳｔ基板、２は
熱酸化膜、１９はポリＳｉ膜、２０はＭｏ膜、２１はレ
ジストバタンである。レジストバタン２１ｔ−マスクに
してＭｏ ａ ２０ ’ｋ 、さらにレジスト膜２１と
胸膜２ｏをマスクにしてポリＳｉ １Ｇ’ｔエツチング
する。エツチング後の構造を第２０図に示すＯ勿論ポリ
Ｓ１をエツチングする時、レジストｔはくすしてｈｈｋ
マスクにしてポリＢｉｔ−エツチングしても工い０ポリ
Ｓｔ ｔエツチングし、さらにレジスト２１をはくすし
た後の構造を第２１図に示す。この上に８１０ｘ膜２２
をスパッタ法、ＥＣＲｆＪ７’？ズマ堆積法尋の堆積堆
積法覆する。この構造を第２２図に示す。これを迅ＳＯ
。
／ Ｈｓ Ｏｓ混合液中でり７トオフし、ｊｌｌ！幻図
に示すような平坦な構造が得られる。勿論、上の例とは
逆に験がＳｌｏｗて、２２がポリＳｌでもよい。又％Ｍ
ｏのかわＪ）ＫＷ＊ Ｔｉ、 Ｔａ、 Ｚｒ 、Ｎｂ等
の高融点金属でもよい。あるいはこれらの高融点金属は
酸素あるいは窒倉を含んでいてもよい。例えば酸素や窒
素を含んだ高融点金属は、それぞれスパッタ法や几／Ｎ
鵞雰囲気中で高温熱処理することによって形成すること
ができる。ここに述べたり７トオ７法において４前に述
べたリフトオフ法と同様、す７トオ７残シが歩留りとし
て生じてもその後の工程で高温処理工程が可能である０
さらに＃！２１図において熱酸化膜２ｔ−ゲート酸化膜
とした場合、第２１図の構造φ為らも明らかな様にポリ
５ｉ１９の上に高融点金属加が重なっているため、イオ
ン注入法によってゲート蔽化展２ｔ−通して苧導体基板
１の中へ不純物導入を行なう工程において、ポリ８１１
９のみの場合に比べてイオン注入に対するマスク効果が
一層大きいという効果がある。さらに高融点金属に窒素
ｔ−ｔｔせた場合イオン注入に対するマスク効果は、よ
り一層大きくなる。又、第り図においてレジスト２１ｔ
−マスクにして高融点金属加、ポリ５ｉ１９をリアクテ
ィブイオンエツチングする場合高融点金属加が純金属の
場合、ポリ５１１９とエツチング速度の選択比がとりに
くくなるが、酸素あるいは窒素を高融点金属に含ませ次
場合エツチング速度の選択比をと９やすくなる。これは
微細加工プロセスにおいてエツチング条件の自由度が大
きくなるという利点がある。このように微細なバタンを
形成することができイオン注入に対するマスク効果が大
きく、かつ高温熱処理にも耐えられるためＬＳＩのゲー
トポリＳｉ工程に適用すれば、ＬＳＩの高密度化、高速
度化に対して効果が大きい。Ｍｏ 。
に示すような平坦な構造が得られる。勿論、上の例とは
逆に験がＳｌｏｗて、２２がポリＳｌでもよい。又％Ｍ
ｏのかわＪ）ＫＷ＊ Ｔｉ、 Ｔａ、 Ｚｒ 、Ｎｂ等
の高融点金属でもよい。あるいはこれらの高融点金属は
酸素あるいは窒倉を含んでいてもよい。例えば酸素や窒
素を含んだ高融点金属は、それぞれスパッタ法や几／Ｎ
鵞雰囲気中で高温熱処理することによって形成すること
ができる。ここに述べたり７トオ７法において４前に述
べたリフトオフ法と同様、す７トオ７残シが歩留りとし
て生じてもその後の工程で高温処理工程が可能である０
さらに＃！２１図において熱酸化膜２ｔ−ゲート酸化膜
とした場合、第２１図の構造φ為らも明らかな様にポリ
５ｉ１９の上に高融点金属加が重なっているため、イオ
ン注入法によってゲート蔽化展２ｔ−通して苧導体基板
１の中へ不純物導入を行なう工程において、ポリ８１１
９のみの場合に比べてイオン注入に対するマスク効果が
一層大きいという効果がある。さらに高融点金属に窒素
ｔ−ｔｔせた場合イオン注入に対するマスク効果は、よ
り一層大きくなる。又、第り図においてレジスト２１ｔ
−マスクにして高融点金属加、ポリ５ｉ１９をリアクテ
ィブイオンエツチングする場合高融点金属加が純金属の
場合、ポリ５１１９とエツチング速度の選択比がとりに
くくなるが、酸素あるいは窒素を高融点金属に含ませ次
場合エツチング速度の選択比をと９やすくなる。これは
微細加工プロセスにおいてエツチング条件の自由度が大
きくなるという利点がある。このように微細なバタンを
形成することができイオン注入に対するマスク効果が大
きく、かつ高温熱処理にも耐えられるためＬＳＩのゲー
トポリＳｉ工程に適用すれば、ＬＳＩの高密度化、高速
度化に対して効果が大きい。Ｍｏ 。
Ｗ、Ｔａ等の高融点金属はその形成条件や下地材料によ
って下地膜と反応する。例えば、Ｔａｔ−直接ポリＳｉ
上に堆積し友場合、堆積時の温度が室温から６００℃位
まで鉱ＴａがポリＳｔ層へ拡散する。６００℃以上では
逆に８１がＴａ膜へ拡散しＴａとポリ８１の界面にシリ
サイドを形成する。このようにＴａとポリＳｔの界面に
は反応層が形成されるが、その形成条件によってはこの
反応層が試料表面の凹凸やエツチング条件に影響を与え
微細加工性において問題となることがめる。このように
高融点金属と下地材料との反応層が問題となる場合は、
高融点金属と下地材料の間に５１０Ｊｋ！やＳｉ、Ｎ、
膜の様な膜ｔ−はさむと有効である。この場合、この膜
厚は２００〜３００ Ａあれば十分であり、その膜はＣ
ＶＤ膜でもよいし、ポリＳｉの場合は熱酸化膜でもよい
。
って下地膜と反応する。例えば、Ｔａｔ−直接ポリＳｉ
上に堆積し友場合、堆積時の温度が室温から６００℃位
まで鉱ＴａがポリＳｔ層へ拡散する。６００℃以上では
逆に８１がＴａ膜へ拡散しＴａとポリ８１の界面にシリ
サイドを形成する。このようにＴａとポリＳｔの界面に
は反応層が形成されるが、その形成条件によってはこの
反応層が試料表面の凹凸やエツチング条件に影響を与え
微細加工性において問題となることがめる。このように
高融点金属と下地材料との反応層が問題となる場合は、
高融点金属と下地材料の間に５１０Ｊｋ！やＳｉ、Ｎ、
膜の様な膜ｔ−はさむと有効である。この場合、この膜
厚は２００〜３００ Ａあれば十分であり、その膜はＣ
ＶＤ膜でもよいし、ポリＳｉの場合は熱酸化膜でもよい
。
その実施例を第３図〜第あ図に示す。第９図の詔が上に
述べ次ポリＳｊ膜とｋｈＦＩＩＬＱ間にはさんだ８１０
ｇ膜又はＳｉｎ Ｎ６膜である。以下リフトオフ後の構
造を示す第四図まで、前に述べた工程と同様にして実施
する。以上述べたボ！’ ｓｉ バタン形成の実施例は
いずれも高密度なバタン形成が可能であり、イオン注入
に対するマスク効果が大きく、かつ後の工程で高温処理
工程が可能なため、ＬＳＩのゲートポリＳｉ工程に適用
すればＬＳＩの高密度化。
述べ次ポリＳｊ膜とｋｈＦＩＩＬＱ間にはさんだ８１０
ｇ膜又はＳｉｎ Ｎ６膜である。以下リフトオフ後の構
造を示す第四図まで、前に述べた工程と同様にして実施
する。以上述べたボ！’ ｓｉ バタン形成の実施例は
いずれも高密度なバタン形成が可能であり、イオン注入
に対するマスク効果が大きく、かつ後の工程で高温処理
工程が可能なため、ＬＳＩのゲートポリＳｉ工程に適用
すればＬＳＩの高密度化。
高速度化に対して効果が大きい。
本発明は高温熱処理に適したリフトオフ法であるため次
の様な実施例に対しても効果は大きい。
の様な実施例に対しても効果は大きい。
第９図において１は８１基板、Ｘｔｔ熱酸化膜、届はＣ
Ｖ Ｄ ８１ｊＮ４膜、Ｚ７ｕＭｏ膜、第はレジストバ
タンである。レジスト２８ヲマスクにしてＭｏ １１２
７ ｔ ５ｉｓＮ＊膜２６． ８ｉ０１膜２５ｓＳｉ基
板ｉｔ−エツチングする。その構造を第（資）図に示す
。レジスト２８をはくりした構造′を第３１図に示す。
Ｖ Ｄ ８１ｊＮ４膜、Ｚ７ｕＭｏ膜、第はレジストバ
タンである。レジスト２８ヲマスクにしてＭｏ １１２
７ ｔ ５ｉｓＮ＊膜２６． ８ｉ０１膜２５ｓＳｉ基
板ｉｔ−エツチングする。その構造を第（資）図に示す
。レジスト２８をはくりした構造′を第３１図に示す。
この上に８ｉ０．膜２をプラズマＣＶＤ＠、スパッタ法
、ＥＣＲ証プラズマ堆積法等の堆積法で堆積した構造を
第３２図に示す６ Ｍ。
、ＥＣＲ証プラズマ堆積法等の堆積法で堆積した構造を
第３２図に示す６ Ｍ。
膜２７ 會Ｈ＊ Ｓ ０Ｇ ／ ＨＩ Ｏｓ混合液で溶
解しリフトオンした構造を第四図に示す。８５Ｎ４膜２
６を残したままで熱処理又は熱酸化した後、 Ｓｉ、
Ｎ、膜を除去して表向が平坦な埋め込み酸化膜の構造を
得る０その後表面のＳｉ Ｏｓ膜をエツチングして嬉ア
図の構造を得る０勿論、この実施例においてはＭＯのか
わシにＷ 、 Ｔｉ 、 ＴＪＬ 、 Ｚｒ 、 Ｎｂ
の橡な高融点金属でもよい。あるいは酸素や窒素を含ん
だ高融点金属でも工い。第（９）図、あるいは第３１図
においてフィールド反転防止のためのチャネルストッパ
用のイオン注入を行なったとしても酸化膜６．窒素膜２
６．レジスト膜薦の他にさらに上記の高融点金属がイオ
ン注入に対するマスク効果を一層大きくする効果がある
。又、これら高融点金属のリフトオフ残りが仮にあった
としても、これらは汚染の心配がないのでこのあとの工
程で熱酸化、不純物拡散等の高温熱処理工程を行なうこ
とができる０従って上記埋め込み酸化ＭはＬＳＩの高密
ｆな素子分離構造として用いることができる。又、以上
述べた様に本発明によるす７トオフ法を用いて高密度で
平坦な構造をもつ素子分離構造、あるいはゲートポリＳ
ｉ工程を形成することができるので、これらの構造を順
次形成していけば高密度、高速度なＬＳＩを製作するこ
とができる。
解しリフトオンした構造を第四図に示す。８５Ｎ４膜２
６を残したままで熱処理又は熱酸化した後、 Ｓｉ、
Ｎ、膜を除去して表向が平坦な埋め込み酸化膜の構造を
得る０その後表面のＳｉ Ｏｓ膜をエツチングして嬉ア
図の構造を得る０勿論、この実施例においてはＭＯのか
わシにＷ 、 Ｔｉ 、 ＴＪＬ 、 Ｚｒ 、 Ｎｂ
の橡な高融点金属でもよい。あるいは酸素や窒素を含ん
だ高融点金属でも工い。第（９）図、あるいは第３１図
においてフィールド反転防止のためのチャネルストッパ
用のイオン注入を行なったとしても酸化膜６．窒素膜２
６．レジスト膜薦の他にさらに上記の高融点金属がイオ
ン注入に対するマスク効果を一層大きくする効果がある
。又、これら高融点金属のリフトオフ残りが仮にあった
としても、これらは汚染の心配がないのでこのあとの工
程で熱酸化、不純物拡散等の高温熱処理工程を行なうこ
とができる０従って上記埋め込み酸化ＭはＬＳＩの高密
ｆな素子分離構造として用いることができる。又、以上
述べた様に本発明によるす７トオフ法を用いて高密度で
平坦な構造をもつ素子分離構造、あるいはゲートポリＳ
ｉ工程を形成することができるので、これらの構造を順
次形成していけば高密度、高速度なＬＳＩを製作するこ
とができる。
上記の実施例においては、高融点金属をＳｉ Ｏｘ膜上
に形成し次場合について説明し友が、半導体基板上に直
接高融点金属を形成して、同様の操作を行うことも可能
である０ 以上説明した様に本発明ＶＣよるリフトオフ法は、微細
パタンや像側でかつ平坦な構造を形成できると同時にイ
オン注入に対するマ冬り効果も大きく、リフトオフ後の
工程で酸化工程や不純物拡散工程等の＾温処理工程を行
なうことができるという利点がある。従って本発明によ
るり７トオフ法’ｋＬＳＩの農作工程において高温処理
工程と関連する工程１例えば素子分離工程、ゲートポリ
Ｓｔ工程等に適用すれ＃−１′ＬＳＩの高密度化、高速
度化に対して効果が大きい。
に形成し次場合について説明し友が、半導体基板上に直
接高融点金属を形成して、同様の操作を行うことも可能
である０ 以上説明した様に本発明ＶＣよるリフトオフ法は、微細
パタンや像側でかつ平坦な構造を形成できると同時にイ
オン注入に対するマ冬り効果も大きく、リフトオフ後の
工程で酸化工程や不純物拡散工程等の＾温処理工程を行
なうことができるという利点がある。従って本発明によ
るり７トオフ法’ｋＬＳＩの農作工程において高温処理
工程と関連する工程１例えば素子分離工程、ゲートポリ
Ｓｔ工程等に適用すれ＃−１′ＬＳＩの高密度化、高速
度化に対して効果が大きい。
＠１図乃至第肋図は従来の半導体装置の製造方法、第１
４図乃至第用図は本発明の半導体装置の製造方法の一実
施例、第ル図乃至第ｎ図、第ス図乃至！２８図、＃！器
図乃至第Ｕ図は夫々本発明の、他の実施例を示すＯ １・・・・・・８１基板、２・・・・・・熱酸化ｍｂる
いはＣＶＤ５１へ膜等の絶縁膜％３・・・・・・レジス
トバタン、４・・・・・・Ａｔ膜、５・・・・・・レジ
ストバタン、６・・・・・・Ａ！ＩＩ、７・・・・・・
ポリイミド系樹Ｍｉｓｓｓ・・・・・・Ｃｒ又はＭｏ、
９・・・−・・ＡＬｇ、１０・・・・・・スペーサ膜、
１１・・・・・・レジスト、■・・・・・・）ｄｌｌｉ
、 １４・・・・・・レジストバタン、１５・・・・・
・ＳｉＯｘ膜又は８ｉ、Ｎ、膜％１６・・・・・・高融
点金属、１７・・・・・・レジストバタン、１８・・・
・・・Ｓｉ膜、 １９・・・・・・ポリＳｉ膜、加・・
・・・・高融点金属、２１・・・・・・レジストバタン
％ｎ・・・・・・Ｓｔ Ｏ鵞等の絶縁膜、ｎ・・・・・
・Ｓｉへ膜又はＳｉｌＮ４ＭＬム・・・・・・ＳｉＯｘ
等の絶縁膜、５・・・・・・熱酸化膜、２６・・・・・
・ＣＶＤＳｉ３Ｎ４膜％γ・・・・・・高融点金属、詔
・・・・・・レジストバタン、２９・・・・・・Ｓｉｎ
、膜 第１図 第２図 り 第３図 ム ７４図 才５図 ；ｒ６図 不７図 不８図 丁９図 π１０図 ７１１閃 π１２図 ／ｒ１３Ｍ １ら 才１４図 ′；１″１５に １１６図 不１７図 π１９０ ；ｒ２０ソ 不２２図 ７ｒ２５図 不２７図 ７２８図 ３′２９図 不３０図
４図乃至第用図は本発明の半導体装置の製造方法の一実
施例、第ル図乃至第ｎ図、第ス図乃至！２８図、＃！器
図乃至第Ｕ図は夫々本発明の、他の実施例を示すＯ １・・・・・・８１基板、２・・・・・・熱酸化ｍｂる
いはＣＶＤ５１へ膜等の絶縁膜％３・・・・・・レジス
トバタン、４・・・・・・Ａｔ膜、５・・・・・・レジ
ストバタン、６・・・・・・Ａ！ＩＩ、７・・・・・・
ポリイミド系樹Ｍｉｓｓｓ・・・・・・Ｃｒ又はＭｏ、
９・・・−・・ＡＬｇ、１０・・・・・・スペーサ膜、
１１・・・・・・レジスト、■・・・・・・）ｄｌｌｉ
、 １４・・・・・・レジストバタン、１５・・・・・
・ＳｉＯｘ膜又は８ｉ、Ｎ、膜％１６・・・・・・高融
点金属、１７・・・・・・レジストバタン、１８・・・
・・・Ｓｉ膜、 １９・・・・・・ポリＳｉ膜、加・・
・・・・高融点金属、２１・・・・・・レジストバタン
％ｎ・・・・・・Ｓｔ Ｏ鵞等の絶縁膜、ｎ・・・・・
・Ｓｉへ膜又はＳｉｌＮ４ＭＬム・・・・・・ＳｉＯｘ
等の絶縁膜、５・・・・・・熱酸化膜、２６・・・・・
・ＣＶＤＳｉ３Ｎ４膜％γ・・・・・・高融点金属、詔
・・・・・・レジストバタン、２９・・・・・・Ｓｉｎ
、膜 第１図 第２図 り 第３図 ム ７４図 才５図 ；ｒ６図 不７図 不８図 丁９図 π１０図 ７１１閃 π１２図 ／ｒ１３Ｍ １ら 才１４図 ′；１″１５に １１６図 不１７図 π１９０ ；ｒ２０ソ 不２２図 ７ｒ２５図 不２７図 ７２８図 ３′２９図 不３０図
Claims (2)
- （１） 半導体基板上に直接に、あるいは半導体基板
上に形成し次第２の材料の上に直接に、高融点金属′に
堆積し、該高融点金属のバタンを形成した後、該高融点
金属上と咳高融点金属のないところに第３の材料を堆積
し、骸高融点金属ｔ−溶解せしめて皺高融点金属上に堆
積しｆｃ第３の材料會リフトオフし、該高融点金属のな
いところに堆積し友＠３の材料を半導体基板上に堆積し
たままにして残すことを特徴とする半導体装置の製造方
法０ - （２） 半導体基板上に、あるい鉱半導体基板上に形
成した第２の材料の上に、高融点金属と反応しない第３
の材料を形成し、その上に高融点金属を堆積し、蚊高融
点金属のバタン全形成した後。 該高融点金属上と該１１６８点金属のないところに１ｇ
４の材料を堆積し、該高融点金属を溶解せしめて該高融
点金属上に堆積した第４の材料ｔＶラフトフし、骸尚融
点金属のないところに堆積した第４の材料を堆積したま
まにして残すことｔ−特徴とする半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416881A JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
| CA000408383A CA1200624A (en) | 1981-08-10 | 1982-07-29 | Method for the manufacture of semiconductor device using refractory metal in a lift-off step |
| US06/403,531 US4448800A (en) | 1981-08-10 | 1982-07-30 | Method for the manufacture of semiconductor device using refractory metal in a lift-off step |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416881A JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827324A true JPS5827324A (ja) | 1983-02-18 |
| JPH0151053B2 JPH0151053B2 (ja) | 1989-11-01 |
Family
ID=14878627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12416881A Granted JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201424A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008053473A (ja) * | 2006-08-24 | 2008-03-06 | Osaka Univ | パターニング方法、積層体、並びにアレイ基板および電子デバイス |
| CN113078056A (zh) * | 2021-03-30 | 2021-07-06 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687326A (en) * | 1979-12-17 | 1981-07-15 | Sony Corp | Method of forming wiring |
-
1981
- 1981-08-10 JP JP12416881A patent/JPS5827324A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687326A (en) * | 1979-12-17 | 1981-07-15 | Sony Corp | Method of forming wiring |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201424A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008053473A (ja) * | 2006-08-24 | 2008-03-06 | Osaka Univ | パターニング方法、積層体、並びにアレイ基板および電子デバイス |
| CN113078056A (zh) * | 2021-03-30 | 2021-07-06 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
| CN113078056B (zh) * | 2021-03-30 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151053B2 (ja) | 1989-11-01 |
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