JPS61150277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61150277A JPS61150277A JP27105684A JP27105684A JPS61150277A JP S61150277 A JPS61150277 A JP S61150277A JP 27105684 A JP27105684 A JP 27105684A JP 27105684 A JP27105684 A JP 27105684A JP S61150277 A JPS61150277 A JP S61150277A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分ＩＦ）
この発明は、多結晶シリコン上にシリサイドを選択的に
残すことができる半導体装置の製造方法に関するもので
ある。
残すことができる半導体装置の製造方法に関するもので
ある。
（従来の技術）
従来、この種の半導体装置の製造方法はＳｙｍｐ ｏｎ
ＶＬＳＩ ＴＨＣＨＮＯＬＯＧＹ、、ＰＰ３８−１１９
． Ｓｅｐ、 １９８４に開示されるものがあり、多結
晶シリコンをパターニングした後で多結晶シリコンの上
部にシリサイドを自己整合的に残すことができるもので
あった。
ＶＬＳＩ ＴＨＣＨＮＯＬＯＧＹ、、ＰＰ３８−１１９
． Ｓｅｐ、 １９８４に開示されるものがあり、多結
晶シリコンをパターニングした後で多結晶シリコンの上
部にシリサイドを自己整合的に残すことができるもので
あった。
、第２図（ａｌ〜第２図（ｆｌは従来の半導体装置の製
造方法の一例を工程順に示したものである。この第２図
（ａｌは通常の選択酸化法を用いて、Ｐ型シリコン基板
１に厚いフィールド酸化膜２からなるフィールド領域と
アクティブ領域を形成したところである。
造方法の一例を工程順に示したものである。この第２図
（ａｌは通常の選択酸化法を用いて、Ｐ型シリコン基板
１に厚いフィールド酸化膜２からなるフィールド領域と
アクティブ領域を形成したところである。
次に、第２図ｉｂｌのように、アクティブ領域に薄いゲ
ート酸化膜３を形成し、さらに全面にリンを含んだ多結
晶シリコン膜４および窒化シリコン膜５を順次堆積させ
る。
ート酸化膜３を形成し、さらに全面にリンを含んだ多結
晶シリコン膜４および窒化シリコン膜５を順次堆積させ
る。
次いで、第２図（０１のようにゲート電極となる部分に
ホトリソでレジストのパターニングを行い、上記レジス
トをマスクとして窒化シリコン膜、多結晶シリコン膜４
、ゲート酸化膜３を順次エツチングｊ７、さらにレジス
トを除去した後全面にヒ素イオンを注入してソース・ド
レイン領域６を形成する。
ホトリソでレジストのパターニングを行い、上記レジス
トをマスクとして窒化シリコン膜、多結晶シリコン膜４
、ゲート酸化膜３を順次エツチングｊ７、さらにレジス
トを除去した後全面にヒ素イオンを注入してソース・ド
レイン領域６を形成する。
この後、第２図ｆｄｌのように、酸化性雰囲気で窒化シ
リコン膜５をマスクとしてソース・ドレイン領域６の表
面と多結晶シリコン膜４の側面に酸化膜７を形成し、続
いて窒化シリコン膜５を除去する。
リコン膜５をマスクとしてソース・ドレイン領域６の表
面と多結晶シリコン膜４の側面に酸化膜７を形成し、続
いて窒化シリコン膜５を除去する。
続いて、第２図（、）のように、全面にＴｉやｐｔで代
表される高融点金属８を形成し、さらに５００〜７００
℃の熱処理を施して多結晶シリコン４と高融点金属８を
反応させて、多結晶シリコン４上の上記高融点金属をシ
リサイド９に変える。
表される高融点金属８を形成し、さらに５００〜７００
℃の熱処理を施して多結晶シリコン４と高融点金属８を
反応させて、多結晶シリコン４上の上記高融点金属をシ
リサイド９に変える。
しかる後、第２図（ｆ）のごとく上記シリサイド９以外
の高融点金属８を選択的に除去する。
の高融点金属８を選択的に除去する。
このようにして、製造された半導体装置は、多結晶シリ
コン上にシリサイドを有しているので、多結晶シリコン
配線の抵抗が下がり、ｔコとえばメモリに適用すれば読
出し速度が速くなるという利点を有している。
コン上にシリサイドを有しているので、多結晶シリコン
配線の抵抗が下がり、ｔコとえばメモリに適用すれば読
出し速度が速くなるという利点を有している。
（発明が解決しようとする問題点）
しかし、以上述べｔコ従来の半導体装置の製造方法には
、以下の２点の欠点が有る。
、以下の２点の欠点が有る。
１）最終的には不要となる窒化シリコン膜５を形成しな
ければならない。
ければならない。
２）窒化シリコン膜５を除去するときに、下地の多結晶
シリコン膜４がエツチングされてしまい素子特性や歩留
りの劣化を招く。
シリコン膜４がエツチングされてしまい素子特性や歩留
りの劣化を招く。
この発明は前記従来技術がもっている問題点のうち、不
要の窒化シリコン膜を形成することおよび素子特性の劣
化や歩留りの低下を招く点について解決した半導体装置
の製造方法を提供するものである。
要の窒化シリコン膜を形成することおよび素子特性の劣
化や歩留りの低下を招く点について解決した半導体装置
の製造方法を提供するものである。
（問題点を解決するための手段）
この発明は半導体装置の製造方法において、ソ−ス・ド
レイン領域形成後多結晶シリコン上よりもソース・ドレ
イン上の方が厚くなる条件で１ニール酸化膜を形成して
多結晶シリコンの表面が露出するまでにアニール酸化膜
をエツチングして高融点金属を基板全面に形成する工程
を導入したものである。
レイン領域形成後多結晶シリコン上よりもソース・ドレ
イン上の方が厚くなる条件で１ニール酸化膜を形成して
多結晶シリコンの表面が露出するまでにアニール酸化膜
をエツチングして高融点金属を基板全面に形成する工程
を導入したものである。
（作 用）
この発明によれば、以上のように半導体装置の製造方法
において上記工程を導入したので、アニール酸化膜を多
結晶シリコン上よりもドレイン・ソース領域上の方を厚
く形成し、その厚さの差によりアニール酸化膜をエツチ
ングするだけで多結晶シリコン上の酸化膜を取り除き、
多結晶シリコンの表面が露出するアニール酸化膜をエツ
チングしてから高融点金属を基板全面に形成する。した
がって、前記問題点を除去できる。
において上記工程を導入したので、アニール酸化膜を多
結晶シリコン上よりもドレイン・ソース領域上の方を厚
く形成し、その厚さの差によりアニール酸化膜をエツチ
ングするだけで多結晶シリコン上の酸化膜を取り除き、
多結晶シリコンの表面が露出するアニール酸化膜をエツ
チングしてから高融点金属を基板全面に形成する。した
がって、前記問題点を除去できる。
（実施例）
以下、この発明の半導体装置の製造方法の一実施例につ
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｆ）はその一実施例の工程説明図であり、第１図１．
１は、従来と同様な方法を用いてＰ型シリコン基板１１
にフィールド酸化膜１２、ゲート酸化膜１３、リンを含
んｔ！多多結晶シリコ腹膜１４形成したところである。
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｆ）はその一実施例の工程説明図であり、第１図１．
１は、従来と同様な方法を用いてＰ型シリコン基板１１
にフィールド酸化膜１２、ゲート酸化膜１３、リンを含
んｔ！多多結晶シリコ腹膜１４形成したところである。
次に、第１図（ｂ）に示すように、ホトリソ・エツチン
グによりゲート電極をパターニングし、続いて全面にヒ
素イオンを注入してソース・ドレイン領域１５を形成す
る。
グによりゲート電極をパターニングし、続いて全面にヒ
素イオンを注入してソース・ドレイン領域１５を形成す
る。
この後、８００〜９５０℃で熱酸化を行い、第１図（ｃ
）のように基板全面にアニール酸化膜１６を形成する。
）のように基板全面にアニール酸化膜１６を形成する。
このとき、アニール酸化膜１６の膜厚は前記多結晶シリ
コン膜１４の上よりもソース・ドレイン領域１５の上の
方が厚（なる。ｔコとえば、前記ヒ素を加速電圧４０Ｋ
ｅｖ１ ドーズ量Ｉ Ｘ １０ ” ｃｍ−”の条件で
イオン注入し、９００℃の酸素と水素を含む雰囲気で７
分間の熱処理をした場合、多結晶シリコン１４上のアニ
ール酸化膜１６は１０００人であるのに対し、ソース゛
ドレイン領域１５上のアニール酸化膜１６は２４００人
になる。
コン膜１４の上よりもソース・ドレイン領域１５の上の
方が厚（なる。ｔコとえば、前記ヒ素を加速電圧４０Ｋ
ｅｖ１ ドーズ量Ｉ Ｘ １０ ” ｃｍ−”の条件で
イオン注入し、９００℃の酸素と水素を含む雰囲気で７
分間の熱処理をした場合、多結晶シリコン１４上のアニ
ール酸化膜１６は１０００人であるのに対し、ソース゛
ドレイン領域１５上のアニール酸化膜１６は２４００人
になる。
その後、第１図１ｆｌのアニール酸化膜１６をフッ酸あ
るいはフロンガスなどのプラズマなどによってエツチン
グを行なうと、上述したアニール酸化膜１６の膜厚の差
によって第１図１ｆｌに示すように、多結晶シリコンＭ
１４のみを露出させ、ソース・ドレイン領域１５の上に
はアニール酸化膜１６を残すことができる。
るいはフロンガスなどのプラズマなどによってエツチン
グを行なうと、上述したアニール酸化膜１６の膜厚の差
によって第１図１ｆｌに示すように、多結晶シリコンＭ
１４のみを露出させ、ソース・ドレイン領域１５の上に
はアニール酸化膜１６を残すことができる。
次いで、基板全面に１゛１やｐｔなどの高融点金属１７
を形成し、５００〜７００℃の熱処理により多結晶シリ
コン膜１４と高融点金属１７を反応させて、多結晶シリ
コンＷｉ！１４上にシリサイド１８を形成する（第１図
（ｅ））。
を形成し、５００〜７００℃の熱処理により多結晶シリ
コン膜１４と高融点金属１７を反応させて、多結晶シリ
コンＷｉ！１４上にシリサイド１８を形成する（第１図
（ｅ））。
しかる後、第１図（θ）の高融点金属１７をＴｉの場合
であればＮｉ１４０Ｈ／ Ｈ２Ｏ２−液などで、また、
Ｐｔの場合であれば、王水などで選択的に除去する（第
１図（ｆ））。
であればＮｉ１４０Ｈ／ Ｈ２Ｏ２−液などで、また、
Ｐｔの場合であれば、王水などで選択的に除去する（第
１図（ｆ））。
（発明の効果）
以上、詳細に説明したように、この発明の半導体装置の
製造方法によれば、アニール酸化膜の膜厚差を利用し、
エツチングするだけで多結晶シリコン股上の酸化膜を取
り除くことができるので、従来の製造方法のように窒化
膜を形成する必要がなく、さらに窒化膜を除去する際に
生じていた下層の多結晶シリコン膜へのダメージも同時
になくなる。
製造方法によれば、アニール酸化膜の膜厚差を利用し、
エツチングするだけで多結晶シリコン股上の酸化膜を取
り除くことができるので、従来の製造方法のように窒化
膜を形成する必要がなく、さらに窒化膜を除去する際に
生じていた下層の多結晶シリコン膜へのダメージも同時
になくなる。
したがって、工程の簡略化が達成できると同時に素子特
性や歩留りの向上が期待出来る。
性や歩留りの向上が期待出来る。
第１図１ｆｌないし第１図１ｆｌはこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図（、）な
いし第１図１ｆｌは従来の半導体装置の製造方法の工程
説明図である。 １１ Ｐ型シリコン基板、１２ ・フィールド酸化膜、
１３・・ゲート酸化膜、１４ 多結晶シリコン、１５
ソース・ドレイン領域、１６・・アニール酸化膜、１７
高融点金属、１８ シリサイド。 ＾ りＰ
℃０
−一＾
１ り ― ＾ ｌ−０′。 手続補正書（方式） 昭和６０年５月２７１１
置の製造方法の一実施例の工程説明図、第２図（、）な
いし第１図１ｆｌは従来の半導体装置の製造方法の工程
説明図である。 １１ Ｐ型シリコン基板、１２ ・フィールド酸化膜、
１３・・ゲート酸化膜、１４ 多結晶シリコン、１５
ソース・ドレイン領域、１６・・アニール酸化膜、１７
高融点金属、１８ シリサイド。 ＾ りＰ
℃０
−一＾
１ り ― ＾ ｌ−０′。 手続補正書（方式） 昭和６０年５月２７１１
Claims (1)
- 半導体シリコン基板上にフィールド酸化膜からなるフィ
ールド領域を形成する工程と、上記フィールド領域以外
の半導体シリコン基板上にゲート酸化膜と不純物を含ん
だ多結晶シリコン膜を形成する工程と、この多結晶シリ
コン膜および上記ゲート酸化膜をパターン化するととも
に、半導体シリコン基板にそれとは反対の導電性を有す
る不純物を導入してソース・ドレイン領域を形成する工
程と、このソース・ドレイン上の方が上記多結晶シリコ
ン上よりも膜厚が厚くなるようにアニール酸化膜を形成
し、かつ上記多結晶シリコン膜のみを露出させる工程と
、半導体シリコン基板に高融点金属を形成し熱処理する
工程と上記多結晶シリコンと反応した上記高融点金属以
外の高融点金属を除去する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27105684A JPS61150277A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27105684A JPS61150277A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150277A true JPS61150277A (ja) | 1986-07-08 |
Family
ID=17494783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27105684A Pending JPS61150277A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007191065A (ja) * | 2006-01-20 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 自転車用フレームおよび自転車 |
-
1984
- 1984-12-24 JP JP27105684A patent/JPS61150277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007191065A (ja) * | 2006-01-20 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 自転車用フレームおよび自転車 |
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