JPH0151053B2 - - Google Patents
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- JPH0151053B2 JPH0151053B2 JP56124168A JP12416881A JPH0151053B2 JP H0151053 B2 JPH0151053 B2 JP H0151053B2 JP 56124168 A JP56124168 A JP 56124168A JP 12416881 A JP12416881 A JP 12416881A JP H0151053 B2 JPH0151053 B2 JP H0151053B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Description
【発明の詳細な説明】
本発明は高密度、高速度のLSIの製造方法に関
するものである。
するものである。
LSIの大容量、高密度化に伴なつて電極配線の
微細化、多層化の重要性が増している。配線の微
細加工、あるいは平坦化のために検討されてきた
従来のリフトオフ法においては、レジスト、ポリ
イミド系樹脂の高分子材料が主であり、その他に
Al、ZnOが用いられている。
微細化、多層化の重要性が増している。配線の微
細加工、あるいは平坦化のために検討されてきた
従来のリフトオフ法においては、レジスト、ポリ
イミド系樹脂の高分子材料が主であり、その他に
Al、ZnOが用いられている。
レジストを用いたリフトオフ法は次の様にして
なされる。第１図において１はSi基板、２はSi基
板上に形成した熱酸化膜、又はCVDSiO2膜で、
その上に配線パタンとは逆のパタンをフオトレジ
スト３で形成する。この上に第２図で示すように
Al膜４を蒸着する。その後第３図に示すように
アセトン中で超音波洗浄してレジストを溶解し、
レジスト上のAl膜４をリフトオフして配線パタ
ンを形成する。以上述べた様にこの方法によれば
サイドエツチングがないので微細なパタンを形成
できるという利点がある。リフトオフの基本的な
考え方はこのように第１図〜第３図に示す通りで
あり、この他にリフトオフをより一層容易にする
ため種種の方法が工夫されている。それらに共通
している考え方はレジスト等にアンダーカツトを
作ることである。第４図にアンダーカツトをもつ
レジスト５の断面構造を示す。このような構造の
レジストは電子ビームリソグラフイによつて容易
に製作できる。あるいは光露光においても、レジ
ストを露光する前か後に、レジストをクロロベン
ゼンにひたすことによつてレジスト表面層の現像
速度が遅くなる性質を利用して容易に製作でき
る。この上に第５図で示すようにAl膜６を蒸着
し、レジストを溶剤中で溶かすことによつてレジ
スト上のAl膜６をリフトオフして第３図に示す
配線パタンを形成する。ポリイミド系樹脂PIQを
用いたリフトオフ法を次に説明する。熱酸化した
Si基板上にPIQを全面塗布し、その上にCr又は
Moによる配線の逆パタンを形成し、これをマス
クにしてPIQをエツチングし、そのサイドエツチ
ングを利用して、第６図に示すようにCr又はMo
よりも小さな形状とする。７はPIQで、８はCr又
はMoである。この上にAl膜９を蒸着し第７図を
得る。これをリフトオフして第３図の構造を得
る。第８図はレジスト１１の下に適当な材料１０
をスペーサとしてもうけレジストの下にアンダー
カツトを形成した構造を示す。この上にAl膜１
２を蒸着した構造を第９図に示す。レジスト１１
をリフトオフした後、スペーサ１０を除去し第３
図の構造を得る。
なされる。第１図において１はSi基板、２はSi基
板上に形成した熱酸化膜、又はCVDSiO2膜で、
その上に配線パタンとは逆のパタンをフオトレジ
スト３で形成する。この上に第２図で示すように
Al膜４を蒸着する。その後第３図に示すように
アセトン中で超音波洗浄してレジストを溶解し、
レジスト上のAl膜４をリフトオフして配線パタ
ンを形成する。以上述べた様にこの方法によれば
サイドエツチングがないので微細なパタンを形成
できるという利点がある。リフトオフの基本的な
考え方はこのように第１図〜第３図に示す通りで
あり、この他にリフトオフをより一層容易にする
ため種種の方法が工夫されている。それらに共通
している考え方はレジスト等にアンダーカツトを
作ることである。第４図にアンダーカツトをもつ
レジスト５の断面構造を示す。このような構造の
レジストは電子ビームリソグラフイによつて容易
に製作できる。あるいは光露光においても、レジ
ストを露光する前か後に、レジストをクロロベン
ゼンにひたすことによつてレジスト表面層の現像
速度が遅くなる性質を利用して容易に製作でき
る。この上に第５図で示すようにAl膜６を蒸着
し、レジストを溶剤中で溶かすことによつてレジ
スト上のAl膜６をリフトオフして第３図に示す
配線パタンを形成する。ポリイミド系樹脂PIQを
用いたリフトオフ法を次に説明する。熱酸化した
Si基板上にPIQを全面塗布し、その上にCr又は
Moによる配線の逆パタンを形成し、これをマス
クにしてPIQをエツチングし、そのサイドエツチ
ングを利用して、第６図に示すようにCr又はMo
よりも小さな形状とする。７はPIQで、８はCr又
はMoである。この上にAl膜９を蒸着し第７図を
得る。これをリフトオフして第３図の構造を得
る。第８図はレジスト１１の下に適当な材料１０
をスペーサとしてもうけレジストの下にアンダー
カツトを形成した構造を示す。この上にAl膜１
２を蒸着した構造を第９図に示す。レジスト１１
をリフトオフした後、スペーサ１０を除去し第３
図の構造を得る。
以上説明した従来例はいずれも微細なAl配線
形成のためのリフトオフ法である。この他にリフ
トオフ法を用いて微細かつ平坦な配線で形成され
た例を次に説明する。第１０図の１はSi基板、２
はSiO2膜、１３はAl膜、１４はレジストパタン
である。レジスト１４をマスクにしてAl膜１３
をエツチングして第１１図の構造を得る。この上
にSiO2膜、又はSi3N4膜をスパツタ法、あるいは
ECR形プラズマ堆積法により堆積して第１２図
の構造を得る。１５が上に堆積したSiO2膜、又
はSi3N4膜である。レジストを溶剤中の超音波洗
浄によつて溶解しリフトオフすることによつて第
１３図に示す平坦な構造を得る。
形成のためのリフトオフ法である。この他にリフ
トオフ法を用いて微細かつ平坦な配線で形成され
た例を次に説明する。第１０図の１はSi基板、２
はSiO2膜、１３はAl膜、１４はレジストパタン
である。レジスト１４をマスクにしてAl膜１３
をエツチングして第１１図の構造を得る。この上
にSiO2膜、又はSi3N4膜をスパツタ法、あるいは
ECR形プラズマ堆積法により堆積して第１２図
の構造を得る。１５が上に堆積したSiO2膜、又
はSi3N4膜である。レジストを溶剤中の超音波洗
浄によつて溶解しリフトオフすることによつて第
１３図に示す平坦な構造を得る。
これまで述べてきた従来のリフトオフの実施例
はレジスト、およびPIQという高分子材料を用い
た例であり、いずれもその後の工程で熱処理温度
が高々500℃以下の電極配線プロセスに適用され
ている。レジストは約200℃以下、PIQは約450℃
以下では耐熱性があるが、それ以上の温度になる
と熱分解等の組成変化がおこる。従つて上記のリ
フトオフ法においてリフトオフされずにレジスト
等の残りが生じた場合、その残りがその後の工程
において汚染源にならなければ問題にはならない
ので使用できるが、その後に続く工程において熱
酸化工程、不純物拡散工程等の高温処理がある場
合、リフトオフ残りによる汚染が問題になる。
はレジスト、およびPIQという高分子材料を用い
た例であり、いずれもその後の工程で熱処理温度
が高々500℃以下の電極配線プロセスに適用され
ている。レジストは約200℃以下、PIQは約450℃
以下では耐熱性があるが、それ以上の温度になる
と熱分解等の組成変化がおこる。従つて上記のリ
フトオフ法においてリフトオフされずにレジスト
等の残りが生じた場合、その残りがその後の工程
において汚染源にならなければ問題にはならない
ので使用できるが、その後に続く工程において熱
酸化工程、不純物拡散工程等の高温処理がある場
合、リフトオフ残りによる汚染が問題になる。
高分子材料よりも耐熱性においてすぐれたリフ
トオフ材料として検討されたものにAl、ZnOの
例がある。Alは融点が660℃であるが300〜400℃
以上でAl膜に粒界が成長してAl膜表面の凹凸が
増大し、微細パタンが形成できなくなる。リフト
オフ材料として使用できる温度は高々500℃であ
る。又、リフトオフ後にAlがリフトオフされず
に残るとSiに対して不純物源になるので、その後
で800〜1200℃程度の高温処理工程を伴なう工程
には使用できない。ZnOは500℃以上の耐熱性を
もち、１％のリン酸溶液で溶けるため超電導材料
であるニオブ系化合物のリフトオフに使用されて
いる。しかし、ZnOは850℃以上でSiO2と反応し
てZn2SiO4を形成するため、ZnOのリフトオフ残
りが生じるとその下あるいはその上にSiO2膜を
もうけて高温熱処理工程を実施することができな
い。以上述べてきた様に、従来のリフトオフ法は
リフトオフ材料が高々500℃以下の低温プロセス
で使用可能であるものばかりである。従つて従来
のリフトオフ法においてリフトオフ残りが生じた
場合、その後の工程で800〜1200℃の高温処理工
程を行なうと汚染や、反応が生じるので高温処理
と関連のある工程には従来のリフトオフ法は実施
できないという欠点があつた。
トオフ材料として検討されたものにAl、ZnOの
例がある。Alは融点が660℃であるが300〜400℃
以上でAl膜に粒界が成長してAl膜表面の凹凸が
増大し、微細パタンが形成できなくなる。リフト
オフ材料として使用できる温度は高々500℃であ
る。又、リフトオフ後にAlがリフトオフされず
に残るとSiに対して不純物源になるので、その後
で800〜1200℃程度の高温処理工程を伴なう工程
には使用できない。ZnOは500℃以上の耐熱性を
もち、１％のリン酸溶液で溶けるため超電導材料
であるニオブ系化合物のリフトオフに使用されて
いる。しかし、ZnOは850℃以上でSiO2と反応し
てZn2SiO4を形成するため、ZnOのリフトオフ残
りが生じるとその下あるいはその上にSiO2膜を
もうけて高温熱処理工程を実施することができな
い。以上述べてきた様に、従来のリフトオフ法は
リフトオフ材料が高々500℃以下の低温プロセス
で使用可能であるものばかりである。従つて従来
のリフトオフ法においてリフトオフ残りが生じた
場合、その後の工程で800〜1200℃の高温処理工
程を行なうと汚染や、反応が生じるので高温処理
と関連のある工程には従来のリフトオフ法は実施
できないという欠点があつた。
本発明は、これらの欠点を解決するため、
Mo、Ｗ、Ta、Ti、Zr、Nbのような高融点金属
をリフトオフ用の材料として使用し、リフトオフ
の残りが生じてもその後の工程において高温処理
工程を行なえるようにしたもので、リフトオフ法
を、例えば酸化工程、不純物拡散工程、高温アニ
ール工程等がそのあとで必要となる工程において
実施することを特徴とし、その目的はLSIの高密
度化、高速度化にある。
Mo、Ｗ、Ta、Ti、Zr、Nbのような高融点金属
をリフトオフ用の材料として使用し、リフトオフ
の残りが生じてもその後の工程において高温処理
工程を行なえるようにしたもので、リフトオフ法
を、例えば酸化工程、不純物拡散工程、高温アニ
ール工程等がそのあとで必要となる工程において
実施することを特徴とし、その目的はLSIの高密
度化、高速度化にある。
第１４図〜第３４図に本発明によるリフトオフ
法を示す。第１４図において１はSi基板、２は熱
酸化膜かあるいはCVD SiO2膜、１６はMo、１
７はレジストパタンである。Moは勿論、蒸着、
スパツタ、CVD法等のいずれの方法で堆積して
もよい。レジストパタン１７をマスクにしてMo
膜１６をドライエツチング法でエツチングした構
造を第１５図に示す。勿論、ドライエツチング法
のかわりにウエツトエツチング法でエツチングし
てもよい。ウエツトエツチング法でエツチングし
た場合は第１５図の構造においてサイドエツチン
グが生じている。Mo膜１６上のレジスト１７を
はくりした構造を第１６図に示す。この上に例え
ばSi膜１８をスパツタ法、ECR型プラズマ堆積
法等で堆積する。その構造を第１７図に示す。こ
れをMoの溶解するエツチング後、例えば
H2SO4／H2O2混合液からなるエツチング液を用
いてリフトオフする。MoはH2SO4／H2O2混合液
中で70μｍ／分程度のサイドエツチングがあるた
めリフトオフは大面積でも容易にできる。リフト
オフ後の構造を第１８図に示す。第１７図の構造
においてMoの側壁にSi模が堆積してリフトオフ
できない場合は、Si膜をエツチングしてMoの側
壁を露出させればリフトオフは可能となる。勿
論、上に述べたSi膜を堆積するかわりにSiO2膜、
又はSi3N4膜等でもよい。又、リフトオフ用材料
として用いたMoのかわりに、Ｗ、Ta、Ti、Zr、
Nbの様な高融点金属でもよい。例えば、Ｗはフ
ツ化水素酸と濃硝酸混合物にきわめて速やかに溶
解し、TaはNaOHとN2O2の混合液に溶解するの
で、ポリSiやSiO2あるいはSi3N4等をほとんどエ
ツチングすることなくリフトオフすることが可能
である。第１８図の構造においてリフトオフの歩
留りが100％ではなくて残りが生じてもMo、Ｗ、
Ta等の高融点金属は汚染源とはならないので、
その後の工程で高温処理が可能となる。例えば高
融点金属は酸化されやすい性質をもつているが、
WO3、Ta2O5、ZrO2等、高融点金属の酸化物は
融点が1400℃以上と高い。従つてあとの工程で酸
化工程を行なうことが可能である。勿論高融点金
属は不活性ガス中の熱処理に対しても問題のない
ことは明らかである。第１９図〜第２３図は、リ
フトオフ法を用いて平坦化した例である。第１９
図において１はSi基板、２は熱酸化膜、１９はポ
リSi膜、２０はMo膜、２１はレジストパタンで
ある。レジストパタン２１をマスクにしてMo膜
２０を、さらにレジスト膜２１とMo膜２０をマ
スクにしてポリSi１９をエツチングする。エツチ
ング後の構造を第２０図に示す。勿論ポリSiをエ
ツチングする時、レジストをはくりしてMoをマ
スクにしてポリSiをしてもよい。ポリSiをエツチ
ングし、さらにレジスト２１をはくりした後の構
造を第２１図に示す。この上にSiO2膜２２をス
パツタ法、ECR型プラズマ堆積法等の堆積法で
堆積する。この構造を第２２図に示す。これを
H2SO4／H2O2混合液中でリフトオフし、第２３
図に示すような平坦な構造が得られる。勿論、上
の例とは逆に１９がSiO2で、２２がポリSiでも
よい。又、MoのかわりにＷ、Ti、Ta、Zr、Nb
等の高融点金属でもよい。あるいはこれらの高融
点金属は酸素あるいは窒素を含んでいてもよい。
例えば酸素や窒素を含んだ高融点金属は、それぞ
れスパツタ法やH2／N2雰囲気中で高温熱処理す
ることによつて形成することができる。ここに述
べたリフトオフ法においても前に述べたリフトオ
フ法と同様、リフトオフ残りが歩留りとして生じ
てもその後の工程で高温処理工程が可能である。
さらに第２１図において熱酸化膜２をゲート酸化
膜とした場合、第２１図の構造からも明らかな様
にポリSi１９の上に高融点金属２０が重なつてい
るため、イオン注入法によつてゲート酸化膜２を
通して半導体基板１の中へ不純物導入を行なう工
程において、ポリSi１９のみの場合に比べてイオ
ン注入に対するマスク効果が一層大きいという効
果がある。さらに高融点金属に窒素を含ませた場
合イオン注入に対するマスク効果は、より一層大
きくなる。又、第１９図においてレジスト２１を
マスクにして高融点金属２０、ポリSi１９をリア
クテイブイオンエツチングする場合高融点金属２
０が純金属の場合、ポリSi１９とエツチング速度
の選択比がとりにくくなるが、酸素あるいは窒素
を高融点金属に含ませた場合エツチング速度の選
択比をとりやすくなる。これは微細加工プロセス
においてエツチング条件の自由度が大きくなると
いう利点がある。このように微細なパタンを形成
することができイオン注入に対するマスク効果が
大きく、かつ高周熱処理にも耐えられるためLSI
のゲートポリSi工程が適用すれば、LSIの高密度
化に対して効果が大きい。Mo、Ｗ、Ta等の高融
点金属はその形成条件や下地材料によつて下地膜
と反応する。例えば、Taを直接ポリSi上に堆積
した場合、堆積時の温度が室温から600℃位まで
はTaがポリSi層へ拡散する。600℃以上では逆に
SiがTa膜へ拡散しTaとポリSiの界面にシリサイ
ドを形成する。このようにTaとポリSiの界面に
は反応層が形成されるが、その形成条件によつて
はこの反応層が試料表面の凹凸やエツチング条件
に影響を与え微細加工性において問題となること
がある。このように高融点金属と下地材料との反
応層が問題となる場合は、高融点金属と下地材料
の間にSiO2膜やSi3N4膜の様な膜をはさむと有効
である。この場合、この膜厚は200〜300Åあれば
十分であり、その膜はCVD膜でもよいし、ポリ
Siの場合は熱酸化膜でもよい。その実施例を第２
４図〜第２８図に示す。第２４図の２３が上に述
べたポリSi膜の間にはさんだSiO2膜又はSi3N4膜
である。以下リフトオフ後の構造を示す第２８図
まで、前に述べた工程と同様にして実施する。以
上述べたポリSiパタン形成の実施例はいずれも高
密度なパタン形成が可能であり、イオン注入に対
するマスク効果が大きく、かつ後の工程で高温処
理工程が可能なため、LSIのゲートポリSi工程に
適用すればLSIの高密度化、高速度化に対して効
果が大きい。
法を示す。第１４図において１はSi基板、２は熱
酸化膜かあるいはCVD SiO2膜、１６はMo、１
７はレジストパタンである。Moは勿論、蒸着、
スパツタ、CVD法等のいずれの方法で堆積して
もよい。レジストパタン１７をマスクにしてMo
膜１６をドライエツチング法でエツチングした構
造を第１５図に示す。勿論、ドライエツチング法
のかわりにウエツトエツチング法でエツチングし
てもよい。ウエツトエツチング法でエツチングし
た場合は第１５図の構造においてサイドエツチン
グが生じている。Mo膜１６上のレジスト１７を
はくりした構造を第１６図に示す。この上に例え
ばSi膜１８をスパツタ法、ECR型プラズマ堆積
法等で堆積する。その構造を第１７図に示す。こ
れをMoの溶解するエツチング後、例えば
H2SO4／H2O2混合液からなるエツチング液を用
いてリフトオフする。MoはH2SO4／H2O2混合液
中で70μｍ／分程度のサイドエツチングがあるた
めリフトオフは大面積でも容易にできる。リフト
オフ後の構造を第１８図に示す。第１７図の構造
においてMoの側壁にSi模が堆積してリフトオフ
できない場合は、Si膜をエツチングしてMoの側
壁を露出させればリフトオフは可能となる。勿
論、上に述べたSi膜を堆積するかわりにSiO2膜、
又はSi3N4膜等でもよい。又、リフトオフ用材料
として用いたMoのかわりに、Ｗ、Ta、Ti、Zr、
Nbの様な高融点金属でもよい。例えば、Ｗはフ
ツ化水素酸と濃硝酸混合物にきわめて速やかに溶
解し、TaはNaOHとN2O2の混合液に溶解するの
で、ポリSiやSiO2あるいはSi3N4等をほとんどエ
ツチングすることなくリフトオフすることが可能
である。第１８図の構造においてリフトオフの歩
留りが100％ではなくて残りが生じてもMo、Ｗ、
Ta等の高融点金属は汚染源とはならないので、
その後の工程で高温処理が可能となる。例えば高
融点金属は酸化されやすい性質をもつているが、
WO3、Ta2O5、ZrO2等、高融点金属の酸化物は
融点が1400℃以上と高い。従つてあとの工程で酸
化工程を行なうことが可能である。勿論高融点金
属は不活性ガス中の熱処理に対しても問題のない
ことは明らかである。第１９図〜第２３図は、リ
フトオフ法を用いて平坦化した例である。第１９
図において１はSi基板、２は熱酸化膜、１９はポ
リSi膜、２０はMo膜、２１はレジストパタンで
ある。レジストパタン２１をマスクにしてMo膜
２０を、さらにレジスト膜２１とMo膜２０をマ
スクにしてポリSi１９をエツチングする。エツチ
ング後の構造を第２０図に示す。勿論ポリSiをエ
ツチングする時、レジストをはくりしてMoをマ
スクにしてポリSiをしてもよい。ポリSiをエツチ
ングし、さらにレジスト２１をはくりした後の構
造を第２１図に示す。この上にSiO2膜２２をス
パツタ法、ECR型プラズマ堆積法等の堆積法で
堆積する。この構造を第２２図に示す。これを
H2SO4／H2O2混合液中でリフトオフし、第２３
図に示すような平坦な構造が得られる。勿論、上
の例とは逆に１９がSiO2で、２２がポリSiでも
よい。又、MoのかわりにＷ、Ti、Ta、Zr、Nb
等の高融点金属でもよい。あるいはこれらの高融
点金属は酸素あるいは窒素を含んでいてもよい。
例えば酸素や窒素を含んだ高融点金属は、それぞ
れスパツタ法やH2／N2雰囲気中で高温熱処理す
ることによつて形成することができる。ここに述
べたリフトオフ法においても前に述べたリフトオ
フ法と同様、リフトオフ残りが歩留りとして生じ
てもその後の工程で高温処理工程が可能である。
さらに第２１図において熱酸化膜２をゲート酸化
膜とした場合、第２１図の構造からも明らかな様
にポリSi１９の上に高融点金属２０が重なつてい
るため、イオン注入法によつてゲート酸化膜２を
通して半導体基板１の中へ不純物導入を行なう工
程において、ポリSi１９のみの場合に比べてイオ
ン注入に対するマスク効果が一層大きいという効
果がある。さらに高融点金属に窒素を含ませた場
合イオン注入に対するマスク効果は、より一層大
きくなる。又、第１９図においてレジスト２１を
マスクにして高融点金属２０、ポリSi１９をリア
クテイブイオンエツチングする場合高融点金属２
０が純金属の場合、ポリSi１９とエツチング速度
の選択比がとりにくくなるが、酸素あるいは窒素
を高融点金属に含ませた場合エツチング速度の選
択比をとりやすくなる。これは微細加工プロセス
においてエツチング条件の自由度が大きくなると
いう利点がある。このように微細なパタンを形成
することができイオン注入に対するマスク効果が
大きく、かつ高周熱処理にも耐えられるためLSI
のゲートポリSi工程が適用すれば、LSIの高密度
化に対して効果が大きい。Mo、Ｗ、Ta等の高融
点金属はその形成条件や下地材料によつて下地膜
と反応する。例えば、Taを直接ポリSi上に堆積
した場合、堆積時の温度が室温から600℃位まで
はTaがポリSi層へ拡散する。600℃以上では逆に
SiがTa膜へ拡散しTaとポリSiの界面にシリサイ
ドを形成する。このようにTaとポリSiの界面に
は反応層が形成されるが、その形成条件によつて
はこの反応層が試料表面の凹凸やエツチング条件
に影響を与え微細加工性において問題となること
がある。このように高融点金属と下地材料との反
応層が問題となる場合は、高融点金属と下地材料
の間にSiO2膜やSi3N4膜の様な膜をはさむと有効
である。この場合、この膜厚は200〜300Åあれば
十分であり、その膜はCVD膜でもよいし、ポリ
Siの場合は熱酸化膜でもよい。その実施例を第２
４図〜第２８図に示す。第２４図の２３が上に述
べたポリSi膜の間にはさんだSiO2膜又はSi3N4膜
である。以下リフトオフ後の構造を示す第２８図
まで、前に述べた工程と同様にして実施する。以
上述べたポリSiパタン形成の実施例はいずれも高
密度なパタン形成が可能であり、イオン注入に対
するマスク効果が大きく、かつ後の工程で高温処
理工程が可能なため、LSIのゲートポリSi工程に
適用すればLSIの高密度化、高速度化に対して効
果が大きい。
本発明は高温熱処理に適したリフトオフ法であ
るため次の様な実施例に対しても効果は大きい。
第２９図において１はSi基板、２５は熱酸化膜、
２６はCVD Si3N4膜、２７はMo膜、２８はレジ
ストパタンである。レジスト２８をマスクにして
Mo膜２７、Si3N4膜２６、SiO2膜２５、Si基板
１をエツチングする。その構造を第３０図に示
す。レジスト２８をはくりした構造を第３１図に
示す。この上にSiO2膜２９をプラズマCVD法、
スパツタ法、ECR型プラズマ堆積法等の堆積法
で堆積した構造を第３２図に示す。Mo膜２７を
H2SO4／H2O2混合液で溶解しリフトオフした構
造を第３３図に示す。Si3N4膜２６を残したまま
で熱処理又は熱酸化した後、Si3N4膜を除去して
表面が平坦な埋め込み酸化膜の構造を得る。その
後表面のSiO2膜をエツチングして第３４図の構
造を得る。勿論、この実施例においてはMoのか
わりにＷ、Ti、Ta、Zr、Nbの様な高融点金属
でもよい。あるいは酸素や窒素を含んだ高融点金
属でもよい。第３０図、あるいは第３１図におい
てフイールド反転防止のためのチヤネルストツパ
用のイオン注入を行なつたとしても酸化膜２５、
窒素膜２６、レジスト膜２８の他にさらに上記の
高融点金属がイオン注入に対するマスク効果を一
層大きくする効果がある。又、これら高融点金属
のリフトオフ残りが仮にあつたとしても、これら
は汚染の心配がないのでこのあと工程で熱酸化、
不純物拡散等の高温熱処理工程を行なうことがで
きる。従つて上記埋め込み酸化膜はLSIの高密度
な素子分離構造として用いることができる。又、
以上述べた様に本発明によるリフトオフ法を用い
て高密度で平坦な構造をもつ素子分離構造、ある
いはゲートポリSi構造を形成することができるの
で、これらの構造を順次形成していけば高密度、
高速度なLSIを製作することができる。
るため次の様な実施例に対しても効果は大きい。
第２９図において１はSi基板、２５は熱酸化膜、
２６はCVD Si3N4膜、２７はMo膜、２８はレジ
ストパタンである。レジスト２８をマスクにして
Mo膜２７、Si3N4膜２６、SiO2膜２５、Si基板
１をエツチングする。その構造を第３０図に示
す。レジスト２８をはくりした構造を第３１図に
示す。この上にSiO2膜２９をプラズマCVD法、
スパツタ法、ECR型プラズマ堆積法等の堆積法
で堆積した構造を第３２図に示す。Mo膜２７を
H2SO4／H2O2混合液で溶解しリフトオフした構
造を第３３図に示す。Si3N4膜２６を残したまま
で熱処理又は熱酸化した後、Si3N4膜を除去して
表面が平坦な埋め込み酸化膜の構造を得る。その
後表面のSiO2膜をエツチングして第３４図の構
造を得る。勿論、この実施例においてはMoのか
わりにＷ、Ti、Ta、Zr、Nbの様な高融点金属
でもよい。あるいは酸素や窒素を含んだ高融点金
属でもよい。第３０図、あるいは第３１図におい
てフイールド反転防止のためのチヤネルストツパ
用のイオン注入を行なつたとしても酸化膜２５、
窒素膜２６、レジスト膜２８の他にさらに上記の
高融点金属がイオン注入に対するマスク効果を一
層大きくする効果がある。又、これら高融点金属
のリフトオフ残りが仮にあつたとしても、これら
は汚染の心配がないのでこのあと工程で熱酸化、
不純物拡散等の高温熱処理工程を行なうことがで
きる。従つて上記埋め込み酸化膜はLSIの高密度
な素子分離構造として用いることができる。又、
以上述べた様に本発明によるリフトオフ法を用い
て高密度で平坦な構造をもつ素子分離構造、ある
いはゲートポリSi構造を形成することができるの
で、これらの構造を順次形成していけば高密度、
高速度なLSIを製作することができる。
上記の実施例においては、高融点金属をSiO2
膜上に形成した場合について説明したが、半導体
基板上に直接高融点金属を形成して、同様の操作
を行うことも可能である。
膜上に形成した場合について説明したが、半導体
基板上に直接高融点金属を形成して、同様の操作
を行うことも可能である。
以上説明した様に本発明によるリフトオフ法
は、微細パタンや微細でかつ平坦な構造を形成で
きると同時にイオン注入に対するマスク効果も大
きく、リフトオフ後の工程で酸化工程や不純物拡
散工程等の高温処理工程を行なうことができると
いう利点がある。従つて本発明によるリフトオフ
法をLSIの製作工程において高温処理工程と関連
する工程、例えば素子分離工程、ゲートポリSi工
程等に適用すればLSIの高密度化、高速度化に対
して効果が大きい。
は、微細パタンや微細でかつ平坦な構造を形成で
きると同時にイオン注入に対するマスク効果も大
きく、リフトオフ後の工程で酸化工程や不純物拡
散工程等の高温処理工程を行なうことができると
いう利点がある。従つて本発明によるリフトオフ
法をLSIの製作工程において高温処理工程と関連
する工程、例えば素子分離工程、ゲートポリSi工
程等に適用すればLSIの高密度化、高速度化に対
して効果が大きい。
第１図乃至第１３図は従来の半導体装置の製造
方法、第１４図乃至第１８図は本発明の半導体装
置の製造方法の一実施例、第１９図乃至第２３
図、第２４図乃至第２８図、第２９図乃至第３４
図は夫々本発明の他の実施例を示す。 １……Si基板、２……熱酸化膜あるいは
CVDSiO2膜等の絶縁膜、３……レジストパタン、
４……Al膜、５……レジストパタン、６……Al
膜、７……ポリイミド系樹脂、８……Cr又は
Mo、９……Al膜、１０……スペーサ膜、１１…
…レジスト、１２……Al膜、１４……レジスト
パタン、１５……SiO2膜又はSi3N4膜、１６……
高融点金属、１７……レジストパタン、１８……
Si膜、１９……ポリSi膜、２０……高融点金属、
２１……レジストパタン、２２……SiO2等の絶
縁膜、２３……SiO2膜又はSi3N4膜、２４……
SiO2等の絶縁膜、２５……熱酸化膜、２６……
CVDSi3N4膜、２７……高融点金属、２８……レ
ジストパタン、２９……SiO2膜。
方法、第１４図乃至第１８図は本発明の半導体装
置の製造方法の一実施例、第１９図乃至第２３
図、第２４図乃至第２８図、第２９図乃至第３４
図は夫々本発明の他の実施例を示す。 １……Si基板、２……熱酸化膜あるいは
CVDSiO2膜等の絶縁膜、３……レジストパタン、
４……Al膜、５……レジストパタン、６……Al
膜、７……ポリイミド系樹脂、８……Cr又は
Mo、９……Al膜、１０……スペーサ膜、１１…
…レジスト、１２……Al膜、１４……レジスト
パタン、１５……SiO2膜又はSi3N4膜、１６……
高融点金属、１７……レジストパタン、１８……
Si膜、１９……ポリSi膜、２０……高融点金属、
２１……レジストパタン、２２……SiO2等の絶
縁膜、２３……SiO2膜又はSi3N4膜、２４……
SiO2等の絶縁膜、２５……熱酸化膜、２６……
CVDSi3N4膜、２７……高融点金属、２８……レ
ジストパタン、２９……SiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に直接に、あるいは半導体基板
上に形成した第２の材料の上に直接に、高融点金
属を堆積し、該高融点金属のパタンを、レジスト
パタンをマスクにしてパタン形成した後、該融点
金属のパタンを形成する際に用いた該レジスト層
を除去した後、該高融点金属上と該高融点金属の
ないところに第３の材料を堆積し、該高融点金属
を溶解せしめて該高融点金属上に堆積した第３の
材料をリフトオフし、該高融点金属のないところ
に堆積した第３の材料を半導体基板上に堆積した
ままにして残すことを特徴とする半導体装置の製
造方法。 ２ 半導体基板上に、あるいは半導体基板上に形
成した第２の材料の上に、高融点金と反応しない
第３の材料を形成し、その上に高融点金属を堆積
し、該高融点金属のパタンを、レジストパタンを
マスクしてパタン形成した後、該高融点金属パタ
ンを形成する際に用いた該レジスト層を除去した
後、該高融点金属上と該高融点金属のないところ
に第４の材料を堆積し、該高融点金属を溶解せし
めて該高融点金属上に堆積した第４の材料をリフ
トオフし、該高融点金属のないところに堆積した
第４の材料を堆積したままにして残すことを特徴
とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416881A JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
| CA000408383A CA1200624A (en) | 1981-08-10 | 1982-07-29 | Method for the manufacture of semiconductor device using refractory metal in a lift-off step |
| US06/403,531 US4448800A (en) | 1981-08-10 | 1982-07-30 | Method for the manufacture of semiconductor device using refractory metal in a lift-off step |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416881A JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827324A JPS5827324A (ja) | 1983-02-18 |
| JPH0151053B2 true JPH0151053B2 (ja) | 1989-11-01 |
Family
ID=14878627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12416881A Granted JPS5827324A (ja) | 1981-08-10 | 1981-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827324A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201424A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008053473A (ja) * | 2006-08-24 | 2008-03-06 | Osaka Univ | パターニング方法、積層体、並びにアレイ基板および電子デバイス |
| CN113078056B (zh) * | 2021-03-30 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687326A (en) * | 1979-12-17 | 1981-07-15 | Sony Corp | Method of forming wiring |
-
1981
- 1981-08-10 JP JP12416881A patent/JPS5827324A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687326A (en) * | 1979-12-17 | 1981-07-15 | Sony Corp | Method of forming wiring |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827324A (ja) | 1983-02-18 |
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