JPS5824980B2

JPS5824980B2 - デイジタル圧縮器

Info

Publication number: JPS5824980B2
Application number: JP6769076A
Authority: JP
Inventors: 大西誠; 大野徹
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-06-11
Filing date: 1976-06-11
Publication date: 1983-05-24
Also published as: JPS52150921A

Description

【発明の詳細な説明】本発明は、直線ＰＣＭ信号から折線近似対数圧伸ＰＣＭ
信号を得るディジタル圧縮器に関する。

ディジタル信号伝送においてはビット数の少ない事が望
ましいので、符号形式として圧縮ＰＣＭ信号が用いられ
る。

一方、符号化、符号変換などの信号処理の際には直線Ｐ
ＣＭ信号が都合よい。

そこで、直線ＰＣＭ信号を圧伸ＰＣＭ信号に変換するデ
ィジタル圧縮器が必要となる。

この場合、圧縮器を構成する手段としてはメモリを用い
る方法、論理演算による方法などがあるが、メモリによ
る方法ではビット数が犬きぐなり現在の集積回路技術で
は多数のメモリを必要とし実現が困難である。

また、論理演算による方法でも従来の方法では構成が複
雑で素子数が多く、高速化に向かない等の欠点があった
。

本発明は論理演算による場合の従来の欠点を解消し、構
成が簡単で高速化に適したディジタル圧縮器を提供する
ものである。

まず、この種のディジタル圧縮手段として一般に用いら
れているμ＝２５５の１５折線近僚対数圧縮則（すなわ
ち、入力の正、負両域にわたり１５本の折線で対数圧縮
を行なう方法）を例にとり、ディジタル圧縮を論理演算
で行なう方法を説明する。

入力伸張信号（すなわち直線ＰＣＭ信号）をＹ出力圧縮
信号をＸとすると、１５折線近似対数圧縮則は正極性側
については、Ｙ二２”Ｘ（２Ｌ−１）＋ＭＸΔＬ＋（０〜ΔＬ−１）・・・（１）Ｘ＝２’ＸＬ十Ｍ・・・
（２）と表わされる。

ここで、Ｌは出力圧縮信号の折線番号０〜７で、Ｍは折
線内の０から１５までの１６ステツプに等分された内置
し」入ステップの番号を示す。

また、ΔＬは各折線内の上記内部小ステップのステップ
サイズ、すなわち折線の１内部小ステップに対応した入
力幅で、ΔＬ＝２Ｌ＋１である。

この場合、（１）式を変形し、かつ（０〜ΔＬ−１）は
内部小ステップ番号Ｍの変化までには達しない微小値の
ため省略すると、Ｙ＋２−２＋ＭＸ２Ｌ＋１（３）とな
る。

よって、入力された直線ＰＣＭ信号（入力伸張信号）Ｙ
から圧伸ＰＣＭ信号（出力圧縮信号）Ｘを得るには、入
力伸張信号Ｙに２５を加えて（３）式の関係からＬとＭ
を抽出し、（２）式によって出力圧縮信号Ｘを作ればよ
い。

これを２進数で表わされたＰＣＭ信号の場合について説
明すると、入力伸張信号Ｙに２５（２進数で表わせば、
二″’ １ｏｏｏｏｏ ” ）を加えると、Ｌ＋６ビツ
ト目に”１９１（＝２Ｌ＋５の係数）、これにっづ＜
Ｌ＋５、Ｌ＋４、Ｌ＋３゜Ｌ＋２ビット目の
４ビツトにＭが出力される。

そこで、これらのＬとＭを用い、（２）式に従って加算
すれば出力圧縮信号Ｘを得ることができる。

以上述べた方法を図を用いて説明する。

第１図において、１０１は入力伸張信号、１０２は加算
器、１０３は２進表示による第６ビツト目のみがｎ１
ｙ＋すなわち”１０００００”（＝２５）の加算信号
、１０４は前記（３）式の加算を行なった結果を２進数
で表示した加算器出力、１０５は出力圧縮信号である。

ここで、同図では１例として折線番号Ｌ＝３のときを示
している。

よって、この場合の加算器出力１０４では、前述した「
Ｌ＋６ビツト目が”１”、次の４ビツトにＭが出力され
る」ということは、「３＋６＝９ヒ゛ツト目が＋１”と
なり、次の４ヒ゛ツトすなわち８〜５ビツト目にＭが出
力される」ことになる。

また、４〜１ビツト目は前記（１）式の変形に際して省
略した（０〜ΔＬ−１）に相当し、同図においてもＸ印
で示したように省略する。

したがって一般の場合、図示のように１３ビツト目から
６ビツト目まで走査して初めてｎ１ｎが出てぐるところ
がＬ＋６ヒ゛ント目で、これからＬＩＩが得られ、続
く４ビツトを取出せばＭＩＩが得られる。

すなわち出力圧縮信号１０５は、入力の極性を示す極性
ビットＳと、”Ｌ９１として３ビツトｎＭｊｔ
として４ビツトを第１図のように組合せることにより得
ることができる。

以上述べた圧縮方法を論理素子で実現するのに、従来は
シフトレジスタとカウンタを用いたり、あるいは組合せ
論理で行なっており、構成は複雑で素子数も多く、タイ
ミング等の制御信号調整も複雑で高速化に向かない等の
欠点があった。

本発明の目的はこれらの欠点を解消し、構成が簡単で、
しかも高速動作可能なディジタル圧縮器を得ることにあ
る。

このため、本発明では第１図に示した方法により、加算
器出力１０４の中から２Ｌ＋５に続＜ｒｎ４〜ｍ１の
４ビツトを取出してＭを得るようにする。

すなわち、本発明においては、何らかの方法で折線番号
“Ｌｊｔを見出し、そのＬを制御信号として加算器出
力をビットシフトし、折線の内部小ステップＭを読み出
すものである。

以下、実施例を用いて本発明の詳細な説明する。

第２図は本発明の一実施例の構成を示す。

同図において、２１は第１図における加算器出力１０４
゜２２は上記加算器出力２１を格納し、並列に出力する
ためのシフトレジスタ、２３は折線番号１１ＬＩ＋を読
出すためのＲＯＭ、２４〜２１は折線の内部小ステップ
番号Ｍを抽出するためのマルチプレクサである。

シフトレジスタ２２は、加算器出力２１が加えられると
図示めようにこれを並列に出力し、そのうちの６〜１３
ヒ゛ント目の８ヒ゛ントをＲＯＭ２３に入力する。

ここでＲＯＭ２３は、８ビツトの入力から最初に１″′
となるビットの番号を出力するように書き込んでおく。

よって第６ビツト目力げ１″で他力げ０”であればＬ＝
０すなわち（ｔ３ｓｔ２．ｔｌ）＝（０，０，０
）であり、第１３ビ゛ント目に６１″があればＬ＝７す
なわち（ｔ３．ｔ２．ｔｌ）＝（１゜１．１）である。

次に、この折線番号りを制御信号としてマルチプレクサ
２４〜２７を動作させる。

この場合、４個のマルチプレクサには入力が１ビツトず
つずれて入力されている。

すなわち、マルチプレクサ２４には５〜１２ビツト目が
入力され、マルチプレクサ２５には４〜１１ビツト目が
入力されている。

このようにして、２〜１２ビツト目の信号から、制御信
号″′Ｌ”′により連続した４ビツトを選び出すことが
できる。

たとえば、マルチプレクサ２４で第１２番目の入力が出
力されるときは、マルチプレクサ２５，２６．２７はそ
れぞれ１つずつ番号がずれた第１１番目、第１０番目、
第９番目の入力が出力される。

かくして、マルチプレクサ２４〜２１の出力に折線の内
部小ステップ番号Ｍが得られる。

マルチプレクサは複数入力から１つを出力する回路で、
一般によく知られている。

かぐして得られた折線番号りの３ビツトと、折線の向合
し」＼ステップ番号Ｍの４ビツトおよび極性ビット（１
４ビツト目）をシフトレジスタ（図示せず）に並列に入
力し直列に読出せば、求める出力圧縮信号が得られる。

すなわち本発明においては、並列に送出された加算器出
力から折線番号りを読出し、得られたＬを用いて折線の
内部小ステップ番号Ｍを抽出する９このように並列に演
算を行なうことにより、従来のように直列演算による場
合に比べてはるかに構成が簡単になり、かつ複雑な制御
信号を用いずに演算を行なうことができる。

第３図は本発明の他の実施例を示し、３１は第１図にお
ける加算器出力１０４．３２はシフトレジスタ、３３は
ＲＯＭ、３４および３５はビットシフタである。

ここで、ビットシフタ３４．３５は第１表に示す入出力
論理機能を持っている。

すなわち、７ビツト入力端子■−３〜■３に加えられた
入力信号から制御入力（Ｃ８ｐＳＩＳｏ）に従
って連続した４ビツトを選び出し出力する。

よって、２〜１２ビツト目の１１ビツトから連続した４
ビツトを選び出すには、このビットシフタを２個用い、
ビットシフタ３４の入力には６〜１２ビツト目の信号を
加え、ビットシフタ３５には２〜８ビツト目の信号を入
力する。

そして、ＲＯＭ３３により抽出した折線番号りの３ビツ
トをビットシフタ３４，３５の制御入力として加え、最
初の°１″のビットに続＜ｍ４２ｒｎ３２Ｉｎ
２ｓＩｎ１が出力されるようにする。

なお、ビットシフタを２個使用しているのは、第１表に
示すような７人力４出力のビットシフタが市販されてお
り、これを使用するためであって、もちろん１個のピッ
ドシフタで構成しても良い。

以上の実施例では、折線番号りを読出すのにＲＯＭを用
いていたが、ＲＯＭは一般に高価であり、また動作速度
もいくぶん遅いため、高速動作には他の方法を用いるの
が望ましい。

ここで、Ｌを読出す論理は第１図の原理説明で述べたよ
うに、加算器出力の６〜１３ビツト目の８ビツトの信号
のうち、上位ビットから走査して、最初に１”が出てく
るビットの番号を３ビツト（ｔ３．ｔ２．ｔｌ）で表わ
すものである。

すなわち、前述の如く第６ビツト目に１”があればＬ＝
０、すなわち（ｔ３．ｔ２．ｔｌ）＝（０，０，０）で
あり、１３ヒ゛ツト目に１”′があればＬ＝７、すなわ
ち（ｔ３、ｔ２．１１）＝（” ｔ ” ｔ ”
）である。

このためには次の実施例で説明するように、プライオリ
ティエンコーダを用いることができる。

第２表に、たとえば８ビツトのプライ第１ノテイエンコ
ータ゛の入出力論理表を示す。

たとえば、入力端子１４力げ１″で入力端子■、〜■７
が′０”の場合（すなわち、第１０ビツト目に最初の１
”がある場合）、他の入力端子■。

〜■３の信号がどのようなものであっても、出力にはＡ
＝４すなわち（Ａ３．Ａ２．Ａ１）＝（１，０，０）が
出力される。

このように、プライオリティエンコーダは８ビツトの信
号のうち上位ビットから走査して最初に”１″となるビ
ット番号を出力する機能を持っている。

このようなプライオリティエンコーダは一般に良く知ら
れている（たとえば、ＴＥＸＡＩＮＳＴＲＵＭＥＮＴ
Ｓ社５Ｎ７４１４８）。

このプライオリティエンコーダを用いた実施例を第４図
に示す。

同図において、６１は前記第１図における加算器出力１
０４．６２はシフトレジスタ、６３はプライオリティエ
ンコーダ、６４は折線の内部小ステップ番号Ｍを選び出
す論理部である。

論理部６４には第２図で述べたマルチプレクサ２４〜２
７、あるいは第３図で述べたビットシフタ３４．３５等
を用いることができる。

プライオリティエンコーダ６３はシフトレジスタ６２の
出力のうち６〜１３ビツト目の８ビツトを入力）すなわ
ち６〜１３ビツト目の信号は第２表の■。

〜■７にそれぞれ対応する）とし、上位から最初に１”
の出てくるビット番号に応じて３ビツトすなわちｔ３．
ｔ２．もの３ビツト（第２表のＡ３．Ａ２．Ａ１に対応
）を出力する。

この３ビツトの出力を折線番号りとして用い、論理部６
４（この構成は第２図のマルチプレクサ、第３図のビッ
トシフタの構成と同じである）の制御信号に用いれば、
目的を達することができる。

従来のＲＯＭを用いて並列演算を行なう場合は、１３１
にビットもの容量のＲＯＭを必要とし、現在の高速ＲＯ
Ｍでは容量が４にビット程度のため、３２個もの高速Ｒ
ＯＭを要していた。

これに対し、本発明によるときは、簡単な構成のＲＯＭ
あるいはプライオリティエンコーダ１個と、マルチプレ
クサ４個またはビットシフタ２個等により構成し、１０
個たらずの集積回路で実現することができる。

以上のように本発明によれば、簡単な構成で素子数も少
なく、シかも高速動作可能なディジクル圧縮器を得るこ
とができ、その効果は大きいものである。

【図面の簡単な説明】

第１図は論理演算によりディジタル圧縮を行なう原理説
明図、第２図第３図第４図は本発明の各実施例の構成を
示す接続図である。１０１：入力伸張信号、１０２：加算器、１０３：加算
信号、１０４：加算器出力、１０５：出力圧縮信号、２
４〜２１：マルチプレクサ、３４゜３５：ビットシフタ
、６３ニブライオリテイエンコーダ。

Claims

【特許請求の範囲】１人力直線ＰＣＭ信号にディジタル信２５を加算した
ディジタル信号を蓄積し上記ディジタル信号の各ビット
信号を並列に出力するシフトレジスタと、上記シフトレ
ジスタの並列出力信号のＬＳＢ側から最初に”１”が発
生するビット位置を検出し、上記ビット位置の折線番号
をあられす符号に変換する第１の手段と、上記シフトレ
ジストの並列出力信号を入力とし、上記第１の手段の出
力である符号信号を制御信号とし、上記シフトレジスタ
の上記”１″に続く４ビツトの符号を抽出する第２の手
段とを具備してなり、上記第１および第２の手段の出力
符号をそれぞれ上記入力直線ＰＣＭ信号の折線近似対数
圧縮符号信号の折線番号および折線の内部小ステップ番
号を表す符号とすることを特徴とするディジタル圧縮器
。２、特許請求の範囲第１項記載のディジタル圧縮器にお
いて、上記シフトレジスタは１４ビツトで構成され、上
記第１の手段は上記シフトレジスタのＬＳＢ側から、第
６ないし１３番目の並列出力を入力とし３ビツトの折線
番号を表わす符号信号を出力するリードオンリメモリで
構成されたことを特徴とするディジタル圧縮器。３特許請求の範囲第１項記載のディジタル圧縮器にお
いて、上記シフトレジスタは１４ビツトで構成され、上
記第１の手段は上記シフトレジスタのＬＳＢ側から第６
ないし第１３第目の並列出力を入力とし、３ビツトの折
線番号を表す符号信号を出力するプライオリティエンコ
ーダで構成されたことを特徴とするディジタル圧縮器。４特許請求の範囲第２又は第３項記載のディジタル圧
縮器において、上記第２の手段は、それぞれ上記第１手
段の出力によって制御されかつ上記シフトレジスタの第
５ないし第１２、第４ないし第１０、第３ないし第１０
および第２ないし第９の並列出力を入力とし、それぞれ
上”１”に続くビットを出力するマルチプレクサで構成
されたことを特徴とするディジタル圧縮器。５特許請求の範囲第２項又は第３項記載のデジタル圧
縮器において、上記第２の手段は、上記シフトレジスタ
のＬＳＢ側から第２ないし第１２の並列出力を入力とし
上記第１の手段の出力によって制御されるビットシフタ
で構成されたことを特徴とするディジタル圧縮器。