JPS6333927A - 平均値出力ad変換回路 - Google Patents
平均値出力ad変換回路Info
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- JPS6333927A JPS6333927A JP17966286A JP17966286A JPS6333927A JP S6333927 A JPS6333927 A JP S6333927A JP 17966286 A JP17966286 A JP 17966286A JP 17966286 A JP17966286 A JP 17966286A JP S6333927 A JPS6333927 A JP S6333927A
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- adder
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Links
- 238000006243 chemical reaction Methods 0.000 title abstract description 7
- 238000012935 Averaging Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 235000002595 Solanum tuberosum Nutrition 0.000 description 1
- 244000061456 Solanum tuberosum Species 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はAD変換回路に関し、特に入力信号のランダム
ノイズの影響を除去する2のべき乗回の入力に対して平
均値を出力するAD変換器に関する。
ノイズの影響を除去する2のべき乗回の入力に対して平
均値を出力するAD変換器に関する。
従来、計測器などに使用する高精度なAD変換器は、ラ
ンダムノイズの影響を除去する為にアナログ入力にブリ
フィルタを置き高周波成分を除去したり、AD変換した
結果をマイクロコンピュータで平均化したシしていた。
ンダムノイズの影響を除去する為にアナログ入力にブリ
フィルタを置き高周波成分を除去したり、AD変換した
結果をマイクロコンピュータで平均化したシしていた。
を備えており、アナログ入力信号101はまず低デジタ
ル出力信号201として出力している。
ル出力信号201として出力している。
61・62と、マイクロコンビエータ7エと’k[えて
おり、アナログ入力信号101は並列出力のAD変換器
11でデジタル信号とし、これをインターフェイス回路
61に蓄積し、マイクロコンピュータ71に基本ビット
数(ここでは8ビツト)ずつ転送し、平均値を計算し、
インターフェイス回路62に(ここでは2回1;分割し
て)転送し。
おり、アナログ入力信号101は並列出力のAD変換器
11でデジタル信号とし、これをインターフェイス回路
61に蓄積し、マイクロコンピュータ71に基本ビット
数(ここでは8ビツト)ずつ転送し、平均値を計算し、
インターフェイス回路62に(ここでは2回1;分割し
て)転送し。
AD変換結果(ここでは12ビツト)ヲデジタル出力信
号201として出力している。
号201として出力している。
なお第4図の接続線で示すその近傍に数字が記入してあ
シ、当該接続線のデジタル信号のビット数を示している
。
シ、当該接続線のデジタル信号のビット数を示している
。
上述した従来の精度の高いAD変換器はブリフィルタを
使用する場合には、電源周波数を含むノイズ成分を充分
除去する低域F波器を構成する必要があシ、大きな容量
や抵抗が必要となる。従って小形化や集積化しにくいと
いった欠点がある。
使用する場合には、電源周波数を含むノイズ成分を充分
除去する低域F波器を構成する必要があシ、大きな容量
や抵抗が必要となる。従って小形化や集積化しにくいと
いった欠点がある。
また、AD変換器の出力をマイクロコンビエータを使用
して平坦化する場合には別にマイクロコンビエータが必
要なこと、AD変換器とマイクロコンピュータとの整合
をとるインターフェイス回路とが必要なことなど小形化
や集積化しにくいという欠点がある。
して平坦化する場合には別にマイクロコンビエータが必
要なこと、AD変換器とマイクロコンピュータとの整合
をとるインターフェイス回路とが必要なことなど小形化
や集積化しにくいという欠点がある。
上述した従来の精度の高いAD変換器に対し、本発明は
加算器と、シフタと、二組のラッチ回路とをAD変換器
に付は加えるだけで平均値出力のAD変換器が得られる
。
加算器と、シフタと、二組のラッチ回路とをAD変換器
に付は加えるだけで平均値出力のAD変換器が得られる
。
本発明の平均値出力AD変換回路は、アナログ信号を入
力し並列出力信号を持つAD変換器と、該AD変換器の
並列出力数よシも多段で該AD変換器の出力を加算信号
の下位ビットの入力とし上位ビットは論fM零全入力と
する並列加算器と、該加算器の出力を入力とし出力は該
加算器の被加算信号入力に接続された第一のラッチ回路
と、該加算器の出力のビットをシフトするシフタと、シ
フタの出力を入力とし2のべき乗倍の回数の入力を平均
化したデジタル信号を出力する第二のラッチ回路とを備
えて構成される。
力し並列出力信号を持つAD変換器と、該AD変換器の
並列出力数よシも多段で該AD変換器の出力を加算信号
の下位ビットの入力とし上位ビットは論fM零全入力と
する並列加算器と、該加算器の出力を入力とし出力は該
加算器の被加算信号入力に接続された第一のラッチ回路
と、該加算器の出力のビットをシフトするシフタと、シ
フタの出力を入力とし2のべき乗倍の回数の入力を平均
化したデジタル信号を出力する第二のラッチ回路とを備
えて構成される。
次に本発明について図面を参照して説明する。
換器11に入力し、8ビット並列出力のAD変換器11
の出力は、12ビツトの並列全加算を行う加算器21の
片方の入力(加算入力)の下位8ビツトに入力される。
の出力は、12ビツトの並列全加算を行う加算器21の
片方の入力(加算入力)の下位8ビツトに入力される。
上位4ビツトの加算入力は論理約5零信号が加えられる
。加算器21の出力は並列12ビツトの第一のラッチ回
路31に入力され、第一のラッチ回路31の出力は加算
器21の他方の入力(被加算入力)K接続され、第一の
2ッテ回路31はAD変換器11の動作によシ加算器2
1へ出力する動作が決まるごとに加算器21の出力信号
をラッチする。従って加算器21の出力は、ラッチ回路
31がリセットされるまでAD変換器11の結果を次々
と加算していく。シ7り41は加算器の12ビツトの出
力をAD変換器11の動作回数によシ選択し出力する機
能を有する。すなわち第1回目は加算器の下位8ビツト
ヲ出力し、2回目は下位2ビツト目から9ビツト目まで
の8ビツト、4回目は下位3ビツト目から10ビツト目
までの8ビツト、8回目は下位4ビツト目から11ビツ
ト目までの8ビツト、166回目下位5ビツト目からM
SBまでの8ビツトを出力する。第二のラッチ回路32
は、シフタ41の出力をAD変換器11の動作の1.2
,4.8または16回目終了時のみ保持する。すなわち
AD変換器11の動作が2n回終了時にそれまでの平均
値を出力する(ただしn=01 ” e 21 J+4
)。このように本回路によれば、AL)変換器の動作の
2n回終了時にそれまでにAD変換された値の平均値を
、第二のラッチ回路32からデジタル出力信号201と
して得ることが出来る。
。加算器21の出力は並列12ビツトの第一のラッチ回
路31に入力され、第一のラッチ回路31の出力は加算
器21の他方の入力(被加算入力)K接続され、第一の
2ッテ回路31はAD変換器11の動作によシ加算器2
1へ出力する動作が決まるごとに加算器21の出力信号
をラッチする。従って加算器21の出力は、ラッチ回路
31がリセットされるまでAD変換器11の結果を次々
と加算していく。シ7り41は加算器の12ビツトの出
力をAD変換器11の動作回数によシ選択し出力する機
能を有する。すなわち第1回目は加算器の下位8ビツト
ヲ出力し、2回目は下位2ビツト目から9ビツト目まで
の8ビツト、4回目は下位3ビツト目から10ビツト目
までの8ビツト、8回目は下位4ビツト目から11ビツ
ト目までの8ビツト、166回目下位5ビツト目からM
SBまでの8ビツトを出力する。第二のラッチ回路32
は、シフタ41の出力をAD変換器11の動作の1.2
,4.8または16回目終了時のみ保持する。すなわち
AD変換器11の動作が2n回終了時にそれまでの平均
値を出力する(ただしn=01 ” e 21 J+4
)。このように本回路によれば、AL)変換器の動作の
2n回終了時にそれまでにAD変換された値の平均値を
、第二のラッチ回路32からデジタル出力信号201と
して得ることが出来る。
第2図は本発明の第二の実施例の構成を示すブロック図
でるる。第二の実施例ij、第一の実施例に対してシフ
タ41の出力に接続されているラッチを2回路にし、第
二のラッチ回路32と第三のラッチ回路33の出力を別
の加重り器22に炭絖し、平均化するADK換の回数を
2倍にすることができる様にしている。
でるる。第二の実施例ij、第一の実施例に対してシフ
タ41の出力に接続されているラッチを2回路にし、第
二のラッチ回路32と第三のラッチ回路33の出力を別
の加重り器22に炭絖し、平均化するADK換の回数を
2倍にすることができる様にしている。
すなわち第二の回路32に保持される値は第1図と同じ
であり、第三のラッチ回路33に保持される値は次の平
均化結果または第二のラッチ回路32と同じ値である。
であり、第三のラッチ回路33に保持される値は次の平
均化結果または第二のラッチ回路32と同じ値である。
加算522は12ビツトの全加算器で出力は最上位の桁
上げ出力をMSBとしくLSB十1 )ビット目の加算
出力1LsBとして出力する。この構成により第一の実
施例に比叔してさらに2倍の平均化を実施するか、第一
の実施例と同じ結果を出力するか全選択することもでき
る。
上げ出力をMSBとしくLSB十1 )ビット目の加算
出力1LsBとして出力する。この構成により第一の実
施例に比叔してさらに2倍の平均化を実施するか、第一
の実施例と同じ結果を出力するか全選択することもでき
る。
従って、必要に応じて第一の実施例の2倍の平均化回数
を行うことができるという利点がこの回路にはめる。
を行うことができるという利点がこの回路にはめる。
以上説明したように本発明は、通常の並列出力AD変換
器に刃口算器・シフタ・ラッチ付加することによυ、平
均値出力AD変換回路金構成でき高精度なAD変換回路
を簡単で小規模な回路で実現できるという効果がある。
器に刃口算器・シフタ・ラッチ付加することによυ、平
均値出力AD変換回路金構成でき高精度なAD変換回路
を簡単で小規模な回路で実現できるという効果がある。
また本発明を構成する加、j¥器・シック・ラッチは、
高精度なデバイスや回路を必要としないので集積化も容
易であるという利点がある。
高精度なデバイスや回路を必要としないので集積化も容
易であるという利点がある。
第1図は本発明の第一の実施例の構成を示すブロック図
、第2図は本発明の第二の実施例の構成を示すブロック
図、第3図は従来の技術による一例の構成を示すブロッ
ク図、第4図は従来の技術による他の一例の構成を示す
ブロック図。 11・・・・・・AD変換器、21・22・・・・・・
加算器、・・・ディジタル出力信号。 \+ ’ ”’!’:Hパ 第二 図 芋 2 図 捨3 凹 第4凹
、第2図は本発明の第二の実施例の構成を示すブロック
図、第3図は従来の技術による一例の構成を示すブロッ
ク図、第4図は従来の技術による他の一例の構成を示す
ブロック図。 11・・・・・・AD変換器、21・22・・・・・・
加算器、・・・ディジタル出力信号。 \+ ’ ”’!’:Hパ 第二 図 芋 2 図 捨3 凹 第4凹
Claims (1)
- アナログ信号を入力し並列出力信号端子を持つAD変換
器と、該AD変換器の並列出力数よりも多段で該AD変
換器の出力を加算信号の下位ビットの入力とし上位ビッ
トは論理零を入力とする並列加算器と、該加算器の出力
を入力とし出力は該加算器の被加算信号入力に接続され
た第一のラッチ回路と、該加算器の出力のビットをシフ
トするシフタと、シフタの出力を入力し2のべき乗倍の
回数の入力を平均化したデジタル信号を出力する第二の
ラッチ回路とを備えてなることを特徴とする平均値出力
AD変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17966286A JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17966286A JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ad変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6333927A true JPS6333927A (ja) | 1988-02-13 |
Family
ID=16069684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17966286A Pending JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ad変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6333927A (ja) |
-
1986
- 1986-07-29 JP JP17966286A patent/JPS6333927A/ja active Pending
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