JPS6333927A - 平均値出力ａｄ変換回路 - Google Patents
平均値出力ａｄ変換回路Info
- Publication number
- JPS6333927A JPS6333927A JP17966286A JP17966286A JPS6333927A JP S6333927 A JPS6333927 A JP S6333927A JP 17966286 A JP17966286 A JP 17966286A JP 17966286 A JP17966286 A JP 17966286A JP S6333927 A JPS6333927 A JP S6333927A
- Authority
- JP
- Japan
- Prior art keywords
- output
- converter
- adder
- latch circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title abstract description 7
- 238000012935 Averaging Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 235000002595 Solanum tuberosum Nutrition 0.000 description 1
- 244000061456 Solanum tuberosum Species 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＤ変換回路に関し、特に入力信号のランダム
ノイズの影響を除去する２のべき乗回の入力に対して平
均値を出力するＡＤ変換器に関する。
ノイズの影響を除去する２のべき乗回の入力に対して平
均値を出力するＡＤ変換器に関する。
従来、計測器などに使用する高精度なＡＤ変換器は、ラ
ンダムノイズの影響を除去する為にアナログ入力にブリ
フィルタを置き高周波成分を除去したり、ＡＤ変換した
結果をマイクロコンピュータで平均化したシしていた。
ンダムノイズの影響を除去する為にアナログ入力にブリ
フィルタを置き高周波成分を除去したり、ＡＤ変換した
結果をマイクロコンピュータで平均化したシしていた。
を備えており、アナログ入力信号１０１はまず低デジタ
ル出力信号２０１として出力している。
ル出力信号２０１として出力している。
６１・６２と、マイクロコンビエータ７エと’ｋ［えて
おり、アナログ入力信号１０１は並列出力のＡＤ変換器
１１でデジタル信号とし、これをインターフェイス回路
６１に蓄積し、マイクロコンピュータ７１に基本ビット
数（ここでは８ビツト）ずつ転送し、平均値を計算し、
インターフェイス回路６２に（ここでは２回１；分割し
て）転送し。
おり、アナログ入力信号１０１は並列出力のＡＤ変換器
１１でデジタル信号とし、これをインターフェイス回路
６１に蓄積し、マイクロコンピュータ７１に基本ビット
数（ここでは８ビツト）ずつ転送し、平均値を計算し、
インターフェイス回路６２に（ここでは２回１；分割し
て）転送し。
ＡＤ変換結果（ここでは１２ビツト）ヲデジタル出力信
号２０１として出力している。
号２０１として出力している。
なお第４図の接続線で示すその近傍に数字が記入してあ
シ、当該接続線のデジタル信号のビット数を示している
。
シ、当該接続線のデジタル信号のビット数を示している
。
上述した従来の精度の高いＡＤ変換器はブリフィルタを
使用する場合には、電源周波数を含むノイズ成分を充分
除去する低域Ｆ波器を構成する必要があシ、大きな容量
や抵抗が必要となる。従って小形化や集積化しにくいと
いった欠点がある。
使用する場合には、電源周波数を含むノイズ成分を充分
除去する低域Ｆ波器を構成する必要があシ、大きな容量
や抵抗が必要となる。従って小形化や集積化しにくいと
いった欠点がある。
また、ＡＤ変換器の出力をマイクロコンビエータを使用
して平坦化する場合には別にマイクロコンビエータが必
要なこと、ＡＤ変換器とマイクロコンピュータとの整合
をとるインターフェイス回路とが必要なことなど小形化
や集積化しにくいという欠点がある。
して平坦化する場合には別にマイクロコンビエータが必
要なこと、ＡＤ変換器とマイクロコンピュータとの整合
をとるインターフェイス回路とが必要なことなど小形化
や集積化しにくいという欠点がある。
上述した従来の精度の高いＡＤ変換器に対し、本発明は
加算器と、シフタと、二組のラッチ回路とをＡＤ変換器
に付は加えるだけで平均値出力のＡＤ変換器が得られる
。
加算器と、シフタと、二組のラッチ回路とをＡＤ変換器
に付は加えるだけで平均値出力のＡＤ変換器が得られる
。
本発明の平均値出力ＡＤ変換回路は、アナログ信号を入
力し並列出力信号を持つＡＤ変換器と、該ＡＤ変換器の
並列出力数よシも多段で該ＡＤ変換器の出力を加算信号
の下位ビットの入力とし上位ビットは論ｆＭ零全入力と
する並列加算器と、該加算器の出力を入力とし出力は該
加算器の被加算信号入力に接続された第一のラッチ回路
と、該加算器の出力のビットをシフトするシフタと、シ
フタの出力を入力とし２のべき乗倍の回数の入力を平均
化したデジタル信号を出力する第二のラッチ回路とを備
えて構成される。
力し並列出力信号を持つＡＤ変換器と、該ＡＤ変換器の
並列出力数よシも多段で該ＡＤ変換器の出力を加算信号
の下位ビットの入力とし上位ビットは論ｆＭ零全入力と
する並列加算器と、該加算器の出力を入力とし出力は該
加算器の被加算信号入力に接続された第一のラッチ回路
と、該加算器の出力のビットをシフトするシフタと、シ
フタの出力を入力とし２のべき乗倍の回数の入力を平均
化したデジタル信号を出力する第二のラッチ回路とを備
えて構成される。
次に本発明について図面を参照して説明する。
換器１１に入力し、８ビット並列出力のＡＤ変換器１１
の出力は、１２ビツトの並列全加算を行う加算器２１の
片方の入力（加算入力）の下位８ビツトに入力される。
の出力は、１２ビツトの並列全加算を行う加算器２１の
片方の入力（加算入力）の下位８ビツトに入力される。
上位４ビツトの加算入力は論理約５零信号が加えられる
。加算器２１の出力は並列１２ビツトの第一のラッチ回
路３１に入力され、第一のラッチ回路３１の出力は加算
器２１の他方の入力（被加算入力）Ｋ接続され、第一の
２ッテ回路３１はＡＤ変換器１１の動作によシ加算器２
１へ出力する動作が決まるごとに加算器２１の出力信号
をラッチする。従って加算器２１の出力は、ラッチ回路
３１がリセットされるまでＡＤ変換器１１の結果を次々
と加算していく。シ７り４１は加算器の１２ビツトの出
力をＡＤ変換器１１の動作回数によシ選択し出力する機
能を有する。すなわち第１回目は加算器の下位８ビツト
ヲ出力し、２回目は下位２ビツト目から９ビツト目まで
の８ビツト、４回目は下位３ビツト目から１０ビツト目
までの８ビツト、８回目は下位４ビツト目から１１ビツ
ト目までの８ビツト、１６６回目下位５ビツト目からＭ
ＳＢまでの８ビツトを出力する。第二のラッチ回路３２
は、シフタ４１の出力をＡＤ変換器１１の動作の１．２
，４．８または１６回目終了時のみ保持する。すなわち
ＡＤ変換器１１の動作が２ｎ回終了時にそれまでの平均
値を出力する（ただしｎ＝０１ ” ｅ ２１ Ｊ＋４
）。このように本回路によれば、ＡＬ）変換器の動作の
２ｎ回終了時にそれまでにＡＤ変換された値の平均値を
、第二のラッチ回路３２からデジタル出力信号２０１と
して得ることが出来る。
。加算器２１の出力は並列１２ビツトの第一のラッチ回
路３１に入力され、第一のラッチ回路３１の出力は加算
器２１の他方の入力（被加算入力）Ｋ接続され、第一の
２ッテ回路３１はＡＤ変換器１１の動作によシ加算器２
１へ出力する動作が決まるごとに加算器２１の出力信号
をラッチする。従って加算器２１の出力は、ラッチ回路
３１がリセットされるまでＡＤ変換器１１の結果を次々
と加算していく。シ７り４１は加算器の１２ビツトの出
力をＡＤ変換器１１の動作回数によシ選択し出力する機
能を有する。すなわち第１回目は加算器の下位８ビツト
ヲ出力し、２回目は下位２ビツト目から９ビツト目まで
の８ビツト、４回目は下位３ビツト目から１０ビツト目
までの８ビツト、８回目は下位４ビツト目から１１ビツ
ト目までの８ビツト、１６６回目下位５ビツト目からＭ
ＳＢまでの８ビツトを出力する。第二のラッチ回路３２
は、シフタ４１の出力をＡＤ変換器１１の動作の１．２
，４．８または１６回目終了時のみ保持する。すなわち
ＡＤ変換器１１の動作が２ｎ回終了時にそれまでの平均
値を出力する（ただしｎ＝０１ ” ｅ ２１ Ｊ＋４
）。このように本回路によれば、ＡＬ）変換器の動作の
２ｎ回終了時にそれまでにＡＤ変換された値の平均値を
、第二のラッチ回路３２からデジタル出力信号２０１と
して得ることが出来る。
第２図は本発明の第二の実施例の構成を示すブロック図
でるる。第二の実施例ｉｊ、第一の実施例に対してシフ
タ４１の出力に接続されているラッチを２回路にし、第
二のラッチ回路３２と第三のラッチ回路３３の出力を別
の加重り器２２に炭絖し、平均化するＡＤＫ換の回数を
２倍にすることができる様にしている。
でるる。第二の実施例ｉｊ、第一の実施例に対してシフ
タ４１の出力に接続されているラッチを２回路にし、第
二のラッチ回路３２と第三のラッチ回路３３の出力を別
の加重り器２２に炭絖し、平均化するＡＤＫ換の回数を
２倍にすることができる様にしている。
すなわち第二の回路３２に保持される値は第１図と同じ
であり、第三のラッチ回路３３に保持される値は次の平
均化結果または第二のラッチ回路３２と同じ値である。
であり、第三のラッチ回路３３に保持される値は次の平
均化結果または第二のラッチ回路３２と同じ値である。
加算５２２は１２ビツトの全加算器で出力は最上位の桁
上げ出力をＭＳＢとしくＬＳＢ十１ ）ビット目の加算
出力１ＬｓＢとして出力する。この構成により第一の実
施例に比叔してさらに２倍の平均化を実施するか、第一
の実施例と同じ結果を出力するか全選択することもでき
る。
上げ出力をＭＳＢとしくＬＳＢ十１ ）ビット目の加算
出力１ＬｓＢとして出力する。この構成により第一の実
施例に比叔してさらに２倍の平均化を実施するか、第一
の実施例と同じ結果を出力するか全選択することもでき
る。
従って、必要に応じて第一の実施例の２倍の平均化回数
を行うことができるという利点がこの回路にはめる。
を行うことができるという利点がこの回路にはめる。
以上説明したように本発明は、通常の並列出力ＡＤ変換
器に刃口算器・シフタ・ラッチ付加することによυ、平
均値出力ＡＤ変換回路金構成でき高精度なＡＤ変換回路
を簡単で小規模な回路で実現できるという効果がある。
器に刃口算器・シフタ・ラッチ付加することによυ、平
均値出力ＡＤ変換回路金構成でき高精度なＡＤ変換回路
を簡単で小規模な回路で実現できるという効果がある。
また本発明を構成する加、ｊ￥器・シック・ラッチは、
高精度なデバイスや回路を必要としないので集積化も容
易であるという利点がある。
高精度なデバイスや回路を必要としないので集積化も容
易であるという利点がある。
第１図は本発明の第一の実施例の構成を示すブロック図
、第２図は本発明の第二の実施例の構成を示すブロック
図、第３図は従来の技術による一例の構成を示すブロッ
ク図、第４図は従来の技術による他の一例の構成を示す
ブロック図。 １１・・・・・・ＡＤ変換器、２１・２２・・・・・・
加算器、・・・ディジタル出力信号。 ＼＋ ’ ”’！’：Ｈパ 第二 図 芋 ２ 図 捨３ 凹 第４凹
、第２図は本発明の第二の実施例の構成を示すブロック
図、第３図は従来の技術による一例の構成を示すブロッ
ク図、第４図は従来の技術による他の一例の構成を示す
ブロック図。 １１・・・・・・ＡＤ変換器、２１・２２・・・・・・
加算器、・・・ディジタル出力信号。 ＼＋ ’ ”’！’：Ｈパ 第二 図 芋 ２ 図 捨３ 凹 第４凹
Claims (1)
- アナログ信号を入力し並列出力信号端子を持つＡＤ変換
器と、該ＡＤ変換器の並列出力数よりも多段で該ＡＤ変
換器の出力を加算信号の下位ビットの入力とし上位ビッ
トは論理零を入力とする並列加算器と、該加算器の出力
を入力とし出力は該加算器の被加算信号入力に接続され
た第一のラッチ回路と、該加算器の出力のビットをシフ
トするシフタと、シフタの出力を入力し２のべき乗倍の
回数の入力を平均化したデジタル信号を出力する第二の
ラッチ回路とを備えてなることを特徴とする平均値出力
ＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17966286A JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17966286A JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333927A true JPS6333927A (ja) | 1988-02-13 |
Family
ID=16069684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17966286A Pending JPS6333927A (ja) | 1986-07-29 | 1986-07-29 | 平均値出力ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333927A (ja) |
-
1986
- 1986-07-29 JP JP17966286A patent/JPS6333927A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW507424B (en) | Direct digital synthesizer | |
| JPS6333927A (ja) | 平均値出力ａｄ変換回路 | |
| US5654707A (en) | Parallel-to-serial data conversion circuit | |
| Williston | Digital signal processing: world class designs | |
| JPS6310915A (ja) | アナログ−デイジタルエンコ−ダ− | |
| JP2917095B2 (ja) | サーモメータ・コード処理方法及び装置 | |
| JPS5824980B2 (ja) | デイジタル圧縮器 | |
| KR950007402Y1 (ko) | A/d변환기의 분해능 향상 회로 | |
| JPS6156651B2 (ja) | ||
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| JPS6276822A (ja) | デイジタル・アナログ変換方法 | |
| JPH08195677A (ja) | Ｄ／ａ変換器 | |
| JPH0446016B2 (ja) | ||
| JP3281468B2 (ja) | アナログ試験回路 | |
| JP2576568B2 (ja) | Ｄ−ａ変換器 | |
| JPS63140369A (ja) | ビット−シリアル信号スケーリング装置及びディジタル信号振幅制御装置 | |
| JPH01174014A (ja) | アナログ・デジタル変換回路 | |
| JP3101186B2 (ja) | ディジタル・エンコーダ回路 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| JPS6166411A (ja) | Ａ／ｄ変換装置 | |
| JP3876067B2 (ja) | データの信号路接続方法および信号路接続器 | |
| JPH0666693B2 (ja) | Ｄａ変換回路 | |
| KR950002302B1 (ko) | 디지탈-아날로그 변환기 | |
| JPH07120964B2 (ja) | 伸張回路 | |
| JPS6151451B2 (ja) |