JPH02257720A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH02257720A JPH02257720A JP8009689A JP8009689A JPH02257720A JP H02257720 A JPH02257720 A JP H02257720A JP 8009689 A JP8009689 A JP 8009689A JP 8009689 A JP8009689 A JP 8009689A JP H02257720 A JPH02257720 A JP H02257720A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003708 ampul Substances 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換回路に関し、特に入力データのうち
上位桁と下位桁とを分けて変換するＤ／Ａ変換回路に関
する。
上位桁と下位桁とを分けて変換するＤ／Ａ変換回路に関
する。
従来のＤ／Ａ変換回路は、入力データのうち上位桁をＤ
／Ａ変換するメインＤ／Ａ変換部と下位桁をＤ／Ａ変慄
するサブＤ／Ａ変換部とを有している。
／Ａ変換するメインＤ／Ａ変換部と下位桁をＤ／Ａ変慄
するサブＤ／Ａ変換部とを有している。
第２図はかかる従来の一例を示すＤ／Ａ変換回路図であ
る。
る。
第２図に示すように、従来のＤ／Ａ変換回路１７は入力
端子ＩＮよりの入力データのうち上位桁（Ａ）を入力し
ステップ幅の大きい信号を出力するメインＤ／Ａ変換部
１１と、入力データの残りの下位桁（Ｂ）を入力しステ
ップ幅の小さい信号を出力するサブＤ／Ａ変換部１２と
、メインＤ／Ａ変換部１１およびサブＤ／Ａ変換部１２
の出力信号を加算する加算器１６とを有し、出力端子Ｏ
ＵＴから変換出力するように構成されている。
端子ＩＮよりの入力データのうち上位桁（Ａ）を入力し
ステップ幅の大きい信号を出力するメインＤ／Ａ変換部
１１と、入力データの残りの下位桁（Ｂ）を入力しステ
ップ幅の小さい信号を出力するサブＤ／Ａ変換部１２と
、メインＤ／Ａ変換部１１およびサブＤ／Ａ変換部１２
の出力信号を加算する加算器１６とを有し、出力端子Ｏ
ＵＴから変換出力するように構成されている。
上述した従来のＤ／Ａ変換回路は、メインＤ／Ａ変換部
およびサブＤ／Ａ変換器でそれぞれ変換された出力信号
の中に含まれ且つ各変換部から発生する出力信号のステ
ップ幅に相関のない雑音をそのまま加算器により加算し
て出力するので、出力端子に大きな雑音を発生させてし
まうという欠点がある。
およびサブＤ／Ａ変換器でそれぞれ変換された出力信号
の中に含まれ且つ各変換部から発生する出力信号のステ
ップ幅に相関のない雑音をそのまま加算器により加算し
て出力するので、出力端子に大きな雑音を発生させてし
まうという欠点がある。
本発明の目的は、かかる雑音を減少させることのできる
Ｄ／Ａ変換回路を提供することにある。
Ｄ／Ａ変換回路を提供することにある。
本発明のＤ／Ａ変換回路は、入力データのうち上位桁を
入力し、ステップ幅の大きい信号を出力するメインＤ／
Ａ変換部と、前記入力データの残りの下位桁を入力しス
テップ幅の小さい信号を出力するサブＤ／Ａ変換器と、
前記サブＤ／Ａ変換器の出力側に接続し出力信号を保持
するサンプルアンドホールド回路と、前記サンプルアン
ドホールド回路の出力および前記サブＤ／Ａ変換器の出
力を加算する第一の加算器と、前記第一の加算器の出力
側に接続された減衰器と、前記減衰器の出力および前記
メインＤ／Ａ変換部の出力を加算する第二の加算器とを
含んで構成される。
入力し、ステップ幅の大きい信号を出力するメインＤ／
Ａ変換部と、前記入力データの残りの下位桁を入力しス
テップ幅の小さい信号を出力するサブＤ／Ａ変換器と、
前記サブＤ／Ａ変換器の出力側に接続し出力信号を保持
するサンプルアンドホールド回路と、前記サンプルアン
ドホールド回路の出力および前記サブＤ／Ａ変換器の出
力を加算する第一の加算器と、前記第一の加算器の出力
側に接続された減衰器と、前記減衰器の出力および前記
メインＤ／Ａ変換部の出力を加算する第二の加算器とを
含んで構成される。
次に、本発明の実施例について図面を参照しで説明する
。
。
第１図は本発明の一実施例を示すＤ／Ａ変換回路のブロ
ック図である。
ック図である。
第１図に示すように、本実施例のＤ／Ａ変換回路７は入
力端子ＩＮに接続されたメインＤ／Ａ変換部１およびサ
ブＤ／Ａ変換器２と、サブＤ／Ａ変換器２に接続された
サンプルアンドホールド回路３および第一の加算器４と
、減衰器５および第二の加算器６とを有して構成される
。このメインＤ／Ａ変換部１は入力データのうち上位桁
Ａを入力してステップ幅が大きい信号を変換出力し、ま
たサブＤ／Ａ変換器２は入力データの残りの下位桁Ｂを
入力してステップ幅が小さい信号を変換出力する。その
ため、サブＤ／Ａ変換器２はメインＤ／Ａ変換部１に比
較して変換速度を容易に早くすることができる。
力端子ＩＮに接続されたメインＤ／Ａ変換部１およびサ
ブＤ／Ａ変換器２と、サブＤ／Ａ変換器２に接続された
サンプルアンドホールド回路３および第一の加算器４と
、減衰器５および第二の加算器６とを有して構成される
。このメインＤ／Ａ変換部１は入力データのうち上位桁
Ａを入力してステップ幅が大きい信号を変換出力し、ま
たサブＤ／Ａ変換器２は入力データの残りの下位桁Ｂを
入力してステップ幅が小さい信号を変換出力する。その
ため、サブＤ／Ａ変換器２はメインＤ／Ａ変換部１に比
較して変換速度を容易に早くすることができる。
次に、上述したＤ／Ａ変換回路７の動作について説明す
る。
る。
まず、入力データのうちの上位桁ＡはメインＤ／Ａ変換
部１に入力され、入力データの残りの下位桁ＢはサブＤ
／Ａ変換器２に入力される。上述したように、メインＤ
／Ａ変換部１が一回の変換を行う間に、サブＤ／Ａ変換
器２は二回の変換を行う。すなわち、この二回の変換に
おいて、−回目は入力データＢに対して正出力を得る変
換を行い、二回目は入力データＢに対して負出力を得る
変換を行う。一方、サンプルアンドホールド回路３はサ
ブＤ／Ａ変換器２の一回目の出力を入力信号に対して反
転して保持する。次に、サブＤ／Ａ変換器２の一回目の
出力と、アンプルアンドホールド回路３に保持された出
力とは第一の加算器により加算する。更に、この第一の
加算器４の出力は減衰器５で１／２に減衰され、入力信
号に対して反転して出力する。ここで、減衰器５の出力
とメインＤ／Ａ変換部１の出力とが第二の加算器６で加
算され、出力端子ＯＵＴに変換された最終のアナログ信
号が出力される。
部１に入力され、入力データの残りの下位桁ＢはサブＤ
／Ａ変換器２に入力される。上述したように、メインＤ
／Ａ変換部１が一回の変換を行う間に、サブＤ／Ａ変換
器２は二回の変換を行う。すなわち、この二回の変換に
おいて、−回目は入力データＢに対して正出力を得る変
換を行い、二回目は入力データＢに対して負出力を得る
変換を行う。一方、サンプルアンドホールド回路３はサ
ブＤ／Ａ変換器２の一回目の出力を入力信号に対して反
転して保持する。次に、サブＤ／Ａ変換器２の一回目の
出力と、アンプルアンドホールド回路３に保持された出
力とは第一の加算器により加算する。更に、この第一の
加算器４の出力は減衰器５で１／２に減衰され、入力信
号に対して反転して出力する。ここで、減衰器５の出力
とメインＤ／Ａ変換部１の出力とが第二の加算器６で加
算され、出力端子ＯＵＴに変換された最終のアナログ信
号が出力される。
以上説明したように、本発明のＤ／Ａ変換回路はサブＤ
／Ａ変換器の出力を保持するサンプルアンドホールド回
路と第一の加算器および減衰器を設け、メインＤ／Ａ変
換部が一回変換する間にサブＤ／Ａ変換器が二回の変換
を行い、しかもサブＤ／Ａ変換”部の一回目の出力およ
び二回目の出力を加算することにより、出力された信号
は二倍になるものの、雑音はランダム性があるので、「
７倍にすることができる。従って、この出力信号を１／
２の減衰器に入力することにより、出力される信号は元
の大きさになると同時に雑音を元の大きさの、ｒ’Ｔ＝
７２倍にすることができるので、雑音を減少させること
ができるという効果がある。
／Ａ変換器の出力を保持するサンプルアンドホールド回
路と第一の加算器および減衰器を設け、メインＤ／Ａ変
換部が一回変換する間にサブＤ／Ａ変換器が二回の変換
を行い、しかもサブＤ／Ａ変換”部の一回目の出力およ
び二回目の出力を加算することにより、出力された信号
は二倍になるものの、雑音はランダム性があるので、「
７倍にすることができる。従って、この出力信号を１／
２の減衰器に入力することにより、出力される信号は元
の大きさになると同時に雑音を元の大きさの、ｒ’Ｔ＝
７２倍にすることができるので、雑音を減少させること
ができるという効果がある。
第１図は本発明の一実施例を示すＤ／Ａ変換回路のブロ
ック図、第２図は従来の一例を示すＤ／Ａ変換回路のブ
ロック図である。 １・・・メインＤ／Ａ変換部、２・・・サブＤ／Ａ変換
部、３・・・サンプルアンドホールド回路、４，６・・
・加算器、５・・・減衰器、７・・・Ｄ／Ａ変換回路、
ＩＮ・・・入力端子、ＯＵＴ・・・出力端子、Ａ・・・
入力データの上位桁、Ｂ・・・入力データの下位桁。
ック図、第２図は従来の一例を示すＤ／Ａ変換回路のブ
ロック図である。 １・・・メインＤ／Ａ変換部、２・・・サブＤ／Ａ変換
部、３・・・サンプルアンドホールド回路、４，６・・
・加算器、５・・・減衰器、７・・・Ｄ／Ａ変換回路、
ＩＮ・・・入力端子、ＯＵＴ・・・出力端子、Ａ・・・
入力データの上位桁、Ｂ・・・入力データの下位桁。
Claims (1)
- 入力データのうち上位桁を入力し、ステップ幅の大きい
信号を出力するメインＤ／Ａ変換部と、前記入力データ
の残りの下位桁を入力しステップ幅の小さい信号を出力
するサブＤ／Ａ変換部と、前記サブＤ／Ａ変換部の出力
側に接続し出力信号を保持するサンプルアンドホールド
回路と、前記サンプルアンドホールド回路の出力および
前記サブＤ／Ａ変換部の出力を加算する第一の加算器と
、前記第一の加算器の出力側に接続された減衰器と、前
記減衰器の出力および前記メインＤ／Ａ変換部の出力を
加算する第二の加算器とを含むことを特徴とするＤ／Ａ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009689A JPH02257720A (ja) | 1989-03-29 | 1989-03-29 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009689A JPH02257720A (ja) | 1989-03-29 | 1989-03-29 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257720A true JPH02257720A (ja) | 1990-10-18 |
Family
ID=13708663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009689A Pending JPH02257720A (ja) | 1989-03-29 | 1989-03-29 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257720A (ja) |
-
1989
- 1989-03-29 JP JP8009689A patent/JPH02257720A/ja active Pending
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