JPS58191462A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58191462A JPS58191462A JP57074861A JP7486182A JPS58191462A JP S58191462 A JPS58191462 A JP S58191462A JP 57074861 A JP57074861 A JP 57074861A JP 7486182 A JP7486182 A JP 7486182A JP S58191462 A JPS58191462 A JP S58191462A
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- JP
- Japan
- Prior art keywords
- wiring
- transistor
- word
- word line
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに１トランジスタ型
のＭ Ｉ ８ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８
ａｎｉｃｏｎｄｕＪ）半導体配憶装置（以下ＭＩＳメモ
リーと呼ぶ）に関するものである。
のＭ Ｉ ８ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８
ａｎｉｃｏｎｄｕＪ）半導体配憶装置（以下ＭＩＳメモ
リーと呼ぶ）に関するものである。
従来の容量の対極の一つを他のワード線配線とするＭＩ
８メモリーには、このワード線に多結晶シリコン等の比
較的高抵抗の配線材料を用いたものがあったが、この種
のＭＩＳメモリーには誤動作が起こ）易かった。その理
由を第１図及び第２図を用いて説明する。第１図は容量
の対極の一つを他のワード線配線とした１トランジスタ
渥のＭ１８メモリーのメモリーセル部の回路図であって
、１．１′がデジット線、２．２’がワード線、３．３
’がトランジスタ、４．４’が容量、５．５’はワード
線のインピーダンスを表わした抵抗である。また、第２
図はワード線の電圧変化を示した図である。
８メモリーには、このワード線に多結晶シリコン等の比
較的高抵抗の配線材料を用いたものがあったが、この種
のＭＩＳメモリーには誤動作が起こ）易かった。その理
由を第１図及び第２図を用いて説明する。第１図は容量
の対極の一つを他のワード線配線とした１トランジスタ
渥のＭ１８メモリーのメモリーセル部の回路図であって
、１．１′がデジット線、２．２’がワード線、３．３
’がトランジスタ、４．４’が容量、５．５’はワード
線のインピーダンスを表わした抵抗である。また、第２
図はワード線の電圧変化を示した図である。
今、トランジスタ３、容量４で構成されるメモリーセル
が選ばれて、情報の簀き込みが行なわれるとする。この
場合、ワード！２の電圧は第２図（ａ）の様にトランジ
スタ３０閾値電圧Ｖｒ以上に上がってトランジスタ３を
オンさせて、デジット線１から容量４の一方の電極へ電
荷が流れ込むことで書き込みが行なわれる。この時、ワ
ード線２Ｉにつなかった容量４の対極にも電荷が誘導さ
れるが、ワード＠ ２／の抵抗５′が大きいと、その電
荷が逃げに＜＜、ワード線２′の電圧は第２図Φ）のよ
うに、トランジスタ３′の閾値電圧ＶＴ以上に上がりて
しまう、その結果、トランジスタ３′が１時的にオン状
態となってしまい、この部分の情報が失われて誤動作を
招くのである。それ故、ワード線にＭＯ（モリブデン）
やＴａ（タンタル）のような高融点金属の低抵抗材料を
用いれば、第２図（ｂ）の様な電圧変化を（Ｃ）の様に
、網値亀圧ＶＴ以下に抑えることができ、ＷＡ動作を防
ぐことができる。！Ｊ！際、上記のような低抵抗材料を
用いたＭＩ８メモリー−作られているが、これらの材料
は、熱処理によって界面の不安定性が増加し、センスア
ンプＳ勢の微小信号増幅回路の誤動作をもたらして逃た
。従って、実用化はきわめてまれである。
が選ばれて、情報の簀き込みが行なわれるとする。この
場合、ワード！２の電圧は第２図（ａ）の様にトランジ
スタ３０閾値電圧Ｖｒ以上に上がってトランジスタ３を
オンさせて、デジット線１から容量４の一方の電極へ電
荷が流れ込むことで書き込みが行なわれる。この時、ワ
ード線２Ｉにつなかった容量４の対極にも電荷が誘導さ
れるが、ワード＠ ２／の抵抗５′が大きいと、その電
荷が逃げに＜＜、ワード線２′の電圧は第２図Φ）のよ
うに、トランジスタ３′の閾値電圧ＶＴ以上に上がりて
しまう、その結果、トランジスタ３′が１時的にオン状
態となってしまい、この部分の情報が失われて誤動作を
招くのである。それ故、ワード線にＭＯ（モリブデン）
やＴａ（タンタル）のような高融点金属の低抵抗材料を
用いれば、第２図（ｂ）の様な電圧変化を（Ｃ）の様に
、網値亀圧ＶＴ以下に抑えることができ、ＷＡ動作を防
ぐことができる。！Ｊ！際、上記のような低抵抗材料を
用いたＭＩ８メモリー−作られているが、これらの材料
は、熱処理によって界面の不安定性が増加し、センスア
ンプＳ勢の微小信号増幅回路の誤動作をもたらして逃た
。従って、実用化はきわめてまれである。
この問題はメモリーセル部にＭｏ等の高融点金属の低抵
抗材料を用い、その他の部分に多結晶シリコンのような
熱処理に対して強い比較的高抵抗の材料を用いることで
解決できるが、従来とおｐの製造方法では、これら２種
類の材料の重なる部分が生じる。ｗｃａ図、第４図社こ
のような部分の一例を示したものである０図で６は半導
体基板、７は酸化膜、８は多結晶シリコンのような比較
的高抵抗の材料、９．９’はＭＯ等の低抵抗材料である
。この場合、モリブデン８と多結晶シリコン９との間に
社、耐圧の要求上実験的にアル＜＝ラムと多結晶シリコ
ンとの閣よシ厚い絶縁物質（図では酸化膜）７が必要と
なる。これは、コンタクト穴あけをむずかしくシ、場合
によってはコンタクトの二数抜きといった工程数の増加
をもたらす。
抗材料を用い、その他の部分に多結晶シリコンのような
熱処理に対して強い比較的高抵抗の材料を用いることで
解決できるが、従来とおｐの製造方法では、これら２種
類の材料の重なる部分が生じる。ｗｃａ図、第４図社こ
のような部分の一例を示したものである０図で６は半導
体基板、７は酸化膜、８は多結晶シリコンのような比較
的高抵抗の材料、９．９’はＭＯ等の低抵抗材料である
。この場合、モリブデン８と多結晶シリコン９との間に
社、耐圧の要求上実験的にアル＜＝ラムと多結晶シリコ
ンとの閣よシ厚い絶縁物質（図では酸化膜）７が必要と
なる。これは、コンタクト穴あけをむずかしくシ、場合
によってはコンタクトの二数抜きといった工程数の増加
をもたらす。
また、このような厚い絶縁物質はこれらの上に形成する
配線材料等の段切れＯ原因となる。
配線材料等の段切れＯ原因となる。
本発明の目的は上記従来技術の欠点を除去した有効な半
導体装置を提供することである。
導体装置を提供することである。
本発明の％ｉＩＬは、モリブデン等の高融点金属の第１
ｏｆ！ｉ−線と多結晶シリコンの第２の配線とを有する
半導体装置において、第１および第２の配線が重ならな
い半導体装置ＫＴｏる。
ｏｆ！ｉ−線と多結晶シリコンの第２の配線とを有する
半導体装置において、第１および第２の配線が重ならな
い半導体装置ＫＴｏる。
重ならないためにＬ両配線が全て平行であるようにレイ
アウトすることが好ましい、しかしどうにも交わらなけ
ればならないよう全場合には、第１の配線ｒＣアルミニ
ウムを甘むＭ３の配ｍｔ−接続シテ、この第３の配線の
部分で第２の配線と交わらせる。
アウトすることが好ましい、しかしどうにも交わらなけ
ればならないよう全場合には、第１の配線ｒＣアルミニ
ウムを甘むＭ３の配ｍｔ−接続シテ、この第３の配線の
部分で第２の配線と交わらせる。
本発明はさらに具体的には、メモリーセル部にＭＯ等の
低抵抗材料を用い、その他の部分に多結晶シリコンのよ
うな熱処理に強い比較的高抵抗の材料を用いることで駒
動作の問題を解決し、更に、同−牛碑体基板上に設けら
れたこれら低抵抗材料と高抵抗材料とが１なることのな
ｈ様しイアウトすることで、二種の材料間の厚い絶縁を
不資として、コンタクト穴あけを容易にし、且つ、段切
れやシ嘗−トを防ぐものである。
低抵抗材料を用い、その他の部分に多結晶シリコンのよ
うな熱処理に強い比較的高抵抗の材料を用いることで駒
動作の問題を解決し、更に、同−牛碑体基板上に設けら
れたこれら低抵抗材料と高抵抗材料とが１なることのな
ｈ様しイアウトすることで、二種の材料間の厚い絶縁を
不資として、コンタクト穴あけを容易にし、且つ、段切
れやシ嘗−トを防ぐものである。
重なルを防ぐだめにはまず、メモリーセル部にＭＯ吟の
低抵抗材料を用い、その他の部分には多結晶シリコン→
の比較的高抵抗の材料を用いるというように％ ２＆
Ｔｈの材料を用いる領域を分けてしまうことが考えられ
／る。
低抵抗材料を用い、その他の部分には多結晶シリコン→
の比較的高抵抗の材料を用いるというように％ ２＆
Ｔｈの材料を用いる領域を分けてしまうことが考えられ
／る。
しかし、これらの領域の境界などでは依然として２種類
の材料が重なる可能性がある。
の材料が重なる可能性がある。
したがって上記ＭＩ８半導体記憶装置でも本発明が重要
となってくる。
となってくる。
第５図社本発明の一実施例を示すもので、モリブデンか
らなる第１の配線１２にコンタクト１４にてアルミニウ
ムからなる第３の配線１３が接続され、この第３の配線
１３が、多結晶シリコンからなる第１の配線１１上を絶
縁物質を介して延在している。
らなる第１の配線１２にコンタクト１４にてアルミニウ
ムからなる第３の配線１３が接続され、この第３の配線
１３が、多結晶シリコンからなる第１の配線１１上を絶
縁物質を介して延在している。
第６図、第７図は本発明によるＭＩ８ｇ半導体記憶装置
を示すものである。アルミニウム又は拡散層からなるデ
ジット線２１．２１’と交互にモリブデンからなるワー
ド線２２・２２′が延在している。
を示すものである。アルミニウム又は拡散層からなるデ
ジット線２１．２１’と交互にモリブデンからなるワー
ド線２２・２２′が延在している。
又、複数のトランジスタ２３．２３’％被数の容量２４
゜２４′、抵抗２５．２５’が設けられている。このワ
ード線２２．２２’には、周辺回路でおる、非選択ワー
ドの押えのトランジスタ２６．２６’が接続される。
゜２４′、抵抗２５．２５’が設けられている。このワ
ード線２２．２２’には、周辺回路でおる、非選択ワー
ドの押えのトランジスタ２６．２６’が接続される。
第７図に示すようにモリブデンから々るワード線２２は
トランジスタ２６のソース、ドレイン領域の一方の領域
に接続されるが、このワード＠２２とトランジスタ２６
の多結晶シリコンからなるゲート電極配線２７とはけっ
して交わらないようにたがいに平行に延在させている。
トランジスタ２６のソース、ドレイン領域の一方の領域
に接続されるが、このワード＠２２とトランジスタ２６
の多結晶シリコンからなるゲート電極配線２７とはけっ
して交わらないようにたがいに平行に延在させている。
尚、２８はソース。
ドレイン領域の他方の領域の配線であシアルミニウムか
らなっている。
らなっている。
以上の様に、本発明はたとえば、容量の対極の一つを他
のワード線配線とする１トランジスタ型ＭＩ８メモリー
に於いて、上記ワード線を低抵抗配線材料により構成し
、且つ、同一半導体基板上に設けられたもう一つの比較
的高抵抗の配線材料と重なることのない様レイアウトす
ることで、職動作のないＭＩＳメモリーを提供するもの
であるから、その効果は非常に大なるものがある。
のワード線配線とする１トランジスタ型ＭＩ８メモリー
に於いて、上記ワード線を低抵抗配線材料により構成し
、且つ、同一半導体基板上に設けられたもう一つの比較
的高抵抗の配線材料と重なることのない様レイアウトす
ることで、職動作のないＭＩＳメモリーを提供するもの
であるから、その効果は非常に大なるものがある。
Ｍ１図はメモリーセル部の回路図の例、第２図の（ａ）
、 （ｂ）、 （ｃ）Ｆｉ’７− ）’線ノ１１圧変
化を示１．．ｆｔ−図、第３図、第４図は従来技術にか
かる、低抵抗材料と比較的高抵抗な材料との重なりの例
を示した図。 第５図は本発明の一実施例を示す図、Ｉ！６図、第７図
は本発明を半導体記憶装置に用いた図。 同５図において、 １．１〆、２１．２１’・・・・・・デジット線、２．
２’。 ２２．２２’・・・・・・ワード線、３．３’、 ２
３．２３’。 ２６．２６’°・・・・・トランジスタ、４． ４’、
２４．２４’・・・・・・容量、５．５’、２５．２
５’・・・・・・ワード線のインピーダンスを表わした
抵抗、６・・・・・・半導体基板、７・・・・・・酸化
膜、８．１１．２７・・・・・・多結晶シリコン、９．
１２・・・・・・低抵抗材料、１３．２８・・・・・・
アルミニウム、１４・・・・・・コンタクト。 第 １ 区 第７ 閃 （Ｃ）−ｍ−」＼−−−−−−− 第 ３ 凶 ４′ 第４区
、 （ｂ）、 （ｃ）Ｆｉ’７− ）’線ノ１１圧変
化を示１．．ｆｔ−図、第３図、第４図は従来技術にか
かる、低抵抗材料と比較的高抵抗な材料との重なりの例
を示した図。 第５図は本発明の一実施例を示す図、Ｉ！６図、第７図
は本発明を半導体記憶装置に用いた図。 同５図において、 １．１〆、２１．２１’・・・・・・デジット線、２．
２’。 ２２．２２’・・・・・・ワード線、３．３’、 ２
３．２３’。 ２６．２６’°・・・・・トランジスタ、４． ４’、
２４．２４’・・・・・・容量、５．５’、２５．２
５’・・・・・・ワード線のインピーダンスを表わした
抵抗、６・・・・・・半導体基板、７・・・・・・酸化
膜、８．１１．２７・・・・・・多結晶シリコン、９．
１２・・・・・・低抵抗材料、１３．２８・・・・・・
アルミニウム、１４・・・・・・コンタクト。 第 １ 区 第７ 閃 （Ｃ）−ｍ−」＼−−−−−−− 第 ３ 凶 ４′ 第４区
Claims (2)
- （１）モリブデン等の高融点金属の第１の配線と多結晶
シリコンの第２の配線とを有する半導体装置において、
前記第１および＃Ｉ２の配線がたがいに重ならないこと
を特徴とする半導体装置。 - （２）＠１の配線にアルミニウムを含む第３の配線を接
続して、該第３の配線と第２の配線とを重ねることによ
って、第１および第２の配線が重ならないようにしたこ
とを特徴とする特許請求のａＦＭ第（１）項記載の半導
体装ｗ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074861A JPS58191462A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074861A JPS58191462A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191462A true JPS58191462A (ja) | 1983-11-08 |
Family
ID=13559524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074861A Pending JPS58191462A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191462A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-05-04 JP JP57074861A patent/JPS58191462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
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