JPS58182731A - 記憶装置における初期化制御方式 - Google Patents
記憶装置における初期化制御方式Info
- Publication number
- JPS58182731A JPS58182731A JP57065084A JP6508482A JPS58182731A JP S58182731 A JPS58182731 A JP S58182731A JP 57065084 A JP57065084 A JP 57065084A JP 6508482 A JP6508482 A JP 6508482A JP S58182731 A JPS58182731 A JP S58182731A
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- JP
- Japan
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- initialization
- memory
- block
- flip
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は記憶装置における初期化側副方式に関する。
演）１［割面装置の記憶装置を構成するメモリ素子とし
て、ダイナミック形烏速ＲＡＭ（Ｄ−ＲＡＭ）が使用さ
れ、素子の発展とともに、記憶装置の大容瞳化が進んで
いる。Ｄ−ＲＡＭは、承知の如く・マツクアツプが困難
であり、通“酵の使用形態では土１綜が必断されること
によって記憶内容が破壊されてしまう、いわゆる揮発性
メモリである。そのため再起動の際は、記ＩＪｔ装置内
容の初期化（オールｕｏｎ着込み動作）が必要となる。
て、ダイナミック形烏速ＲＡＭ（Ｄ−ＲＡＭ）が使用さ
れ、素子の発展とともに、記憶装置の大容瞳化が進んで
いる。Ｄ−ＲＡＭは、承知の如く・マツクアツプが困難
であり、通“酵の使用形態では土１綜が必断されること
によって記憶内容が破壊されてしまう、いわゆる揮発性
メモリである。そのため再起動の際は、記ＩＪｔ装置内
容の初期化（オールｕｏｎ着込み動作）が必要となる。
ところで従来、上記初期化は演算装置がメモリアドレス
を順次更新し、マイクロプログラム処理によって実行し
ていたものである。
を順次更新し、マイクロプログラム処理によって実行し
ていたものである。
従って、記憶装置の容置が増加するにつれ、メモリの初
期化に要する時間も増加し、これによりシステムの再起
動に悪影響を与えるといった欠点を有していた。
期化に要する時間も増加し、これによりシステムの再起
動に悪影響を与えるといった欠点を有していた。
本発明は１記憶点に鑑みてなされたものであり、マイク
ロプログラム処理により記憶装置を初期化するにあたっ
て、生着のハードウェアの追加により、記憶装置の容量
増に影響されない記憶装置における初期比軸（２）方式
を提供することを目的とする。
ロプログラム処理により記憶装置を初期化するにあたっ
て、生着のハードウェアの追加により、記憶装置の容量
増に影響されない記憶装置における初期比軸（２）方式
を提供することを目的とする。
本発明は、初期化制御時マイクロプログラムによりセッ
トされるフリップフロップを設け、且つこのフリップフ
ロップの出力信号がＯＮのとき、を記記憶装置を構成す
る基本ブロック全てがデータ齋込み許可状態となるよう
にするため、アドレスラインを介して検出されるブロッ
ク選択信号とで論理条件をとるオア回路を各メモリブロ
ックに配置することにより、演算装置が基本ブロック容
置に相当するアドレスを順次更新し、畜込み動作を行な
うことで、複数のメモリブロックを一度に初期１ヒする
ものである。
トされるフリップフロップを設け、且つこのフリップフ
ロップの出力信号がＯＮのとき、を記記憶装置を構成す
る基本ブロック全てがデータ齋込み許可状態となるよう
にするため、アドレスラインを介して検出されるブロッ
ク選択信号とで論理条件をとるオア回路を各メモリブロ
ックに配置することにより、演算装置が基本ブロック容
置に相当するアドレスを順次更新し、畜込み動作を行な
うことで、複数のメモリブロックを一度に初期１ヒする
ものである。
このことにより、記憶容量が増大しても初期゛ 化のた
めに要する時１田は影響されず、従って従来のようにシ
ステムの再起動に手間どることはない。
めに要する時１田は影響されず、従って従来のようにシ
ステムの再起動に手間どることはない。
以下、本発明につき、図面を使用して詳細に説明する。
′＃４１図は本発明の実施例を示すブロック図でりｒ−
タライン（ＭＤＬ Ｊｏｌ）、メモリアドレスライン（
ＭＡＬ ＪＯり）、側副信号ライン（ＩＮＷ’ｌ’１０
３）を介して接続される。ＭＤＬ １０ Ｊは演算装置
ｉｔ１と主記憶装置２間のデータ投受に、ＭＡＬ Ｊ
０２はアドレス転送に、モしてＩＮＷＴ１０３は初期併
込み状態であることの表示に使用される。
ｌ演ｉｌ−装置１は、
劃−記憶（ＲＯＭ Ｊ Ｊ ） −ＲＯＭドレスレジス
タ（ＲＡＲ１２）中ＲＯＭ７Ｊ−タレノスタ（ＲＤＲＪ
Ｊ ）・マイクロ命令デコーダ（ｎＥｃ Ｊ ４ ）
・論理回路網（ＬＯＧ １５ ）・メモリデータレジス
タ（ＭＤＲ１６）・メモリアドレスレジスタ（ＭＡＲＪ
７ ）・フリップフロラ！（ＦＦ１８）−ｆ−ト（Ｇ
１９，２ｏ）で構１戊される。制御１１１記憶１ノには
各種マイクロ命令群が格納され、ＲＯＭ０Ｍアドレスレ
ジスタ１て指示されるアドレスに従い所望とするマイク
ロ命令がＲＯＭ７Ｊ−タレジスタ１３へ続出される。Ｒ
ＯＭ７’−タレジスタ１３に保持されたマイクロ命令は
、マイクロ命令デコーダ１４を介して解読され、ここで
各種制＃装置が生成され、論理回路網１５へ伝達される
。
タライン（ＭＤＬ Ｊｏｌ）、メモリアドレスライン（
ＭＡＬ ＪＯり）、側副信号ライン（ＩＮＷ’ｌ’１０
３）を介して接続される。ＭＤＬ １０ Ｊは演算装置
ｉｔ１と主記憶装置２間のデータ投受に、ＭＡＬ Ｊ
０２はアドレス転送に、モしてＩＮＷＴ１０３は初期併
込み状態であることの表示に使用される。
ｌ演ｉｌ−装置１は、
劃−記憶（ＲＯＭ Ｊ Ｊ ） −ＲＯＭドレスレジス
タ（ＲＡＲ１２）中ＲＯＭ７Ｊ−タレノスタ（ＲＤＲＪ
Ｊ ）・マイクロ命令デコーダ（ｎＥｃ Ｊ ４ ）
・論理回路網（ＬＯＧ １５ ）・メモリデータレジス
タ（ＭＤＲ１６）・メモリアドレスレジスタ（ＭＡＲＪ
７ ）・フリップフロラ！（ＦＦ１８）−ｆ−ト（Ｇ
１９，２ｏ）で構１戊される。制御１１１記憶１ノには
各種マイクロ命令群が格納され、ＲＯＭ０Ｍアドレスレ
ジスタ１て指示されるアドレスに従い所望とするマイク
ロ命令がＲＯＭ７Ｊ−タレジスタ１３へ続出される。Ｒ
ＯＭ７’−タレジスタ１３に保持されたマイクロ命令は
、マイクロ命令デコーダ１４を介して解読され、ここで
各種制＃装置が生成され、論理回路網１５へ伝達される
。
メモリデータレジスタ１６は上記論理回路網１５とｆ−
）２０間に接続され、外部へ転送するためのデータを貯
える。メモリアドレスレジスタ１７は上記論理回路ｙ４
ｉｓとダート１９の間に接続され、外部へ転送するアド
レスを貯える。）Ｉ４−ト１９．２０はそれぞれＭｋＬ
１０２゜ＭＤＬｌｏｌに、のアドレス−７”−夕転送制
却を行なう。フリップフロップ１８は１記マイクロ命令
デコーダ１４より信号を碍、マイクロプログラムによっ
て初期化の期間だけセット状態に保持される。このフリ
ツゾフロツデ１８出力は割面信号ライン１ｏｓｋ、へＩ
ＮＷＴ信号として出力される。
）２０間に接続され、外部へ転送するためのデータを貯
える。メモリアドレスレジスタ１７は上記論理回路ｙ４
ｉｓとダート１９の間に接続され、外部へ転送するアド
レスを貯える。）Ｉ４−ト１９．２０はそれぞれＭｋＬ
１０２゜ＭＤＬｌｏｌに、のアドレス−７”−夕転送制
却を行なう。フリップフロップ１８は１記マイクロ命令
デコーダ１４より信号を碍、マイクロプログラムによっ
て初期化の期間だけセット状態に保持される。このフリ
ツゾフロツデ１８出力は割面信号ライン１ｏｓｋ、へＩ
ＮＷＴ信号として出力される。
王記憶装置２は王記憶装置を構成する基本容量を持った
Ｎ個のメモリブロック（２１・・・ＪＮ）で構成される
。図中、２１１はＤＲＡＭ群、２１２は比較器、２１３
はオア回路を示す。比較器２１２にはＭｈＬ１０２を介
してアドレスが供給されており、自身が＋４するメモリ
ブロックが選択されているか否かを判別する。この判別
結果はオア回路２１３の一方の入力端子に供給される。
Ｎ個のメモリブロック（２１・・・ＪＮ）で構成される
。図中、２１１はＤＲＡＭ群、２１２は比較器、２１３
はオア回路を示す。比較器２１２にはＭｈＬ１０２を介
してアドレスが供給されており、自身が＋４するメモリ
ブロックが選択されているか否かを判別する。この判別
結果はオア回路２１３の一方の入力端子に供給される。
オア回路２１３の他方の入力端子には側副信号ライン１
０３を介してＩＮＷＴ信号が供給されており、ここで論
理条件のとられた出力は自身のブロックが選択されたこ
とを示す信号Ｂ８ＬとしてＢ−ＲＡＭ群２１１に供給さ
れる。尚、図中、２１４はブロック共通のアドレス線を
示す。
０３を介してＩＮＷＴ信号が供給されており、ここで論
理条件のとられた出力は自身のブロックが選択されたこ
とを示す信号Ｂ８ＬとしてＢ−ＲＡＭ群２１１に供給さ
れる。尚、図中、２１４はブロック共通のアドレス線を
示す。
以下、本発明実施例の動作につき第１図を参照しながら
詳細に説明する。
詳細に説明する。
王′醒椋が投入されると、演算装置ｔｌはプログラムの
スタートに際し、制ｔｉｌｌ記憶１１よりマイクロ命令
をフェッチし、主記憶％ｌ１ｔ２の初期化制砒動作を開
始する。すなわちＭＤＬ １０ Ｊにｕ Ｏｎをのせて
主記憶装置２に” Ｑ ｔｐを穫き込ムための初Ｊｌ／
１．ｆヒ制−を行なう。
スタートに際し、制ｔｉｌｌ記憶１１よりマイクロ命令
をフェッチし、主記憶％ｌ１ｔ２の初期化制砒動作を開
始する。すなわちＭＤＬ １０ Ｊにｕ Ｏｎをのせて
主記憶装置２に” Ｑ ｔｐを穫き込ムための初Ｊｌ／
１．ｆヒ制−を行なう。
詳細に説明すると、まず、初期書き込み期間であること
を指示するフリップフロップ１８をセットする。これは
ＩＮＷＴ信号となって、制卸信号ライン１０３を介して
外部へ出力され、主記憶装置２を構成している各ブロッ
クに供給される。主記憶装置を構成している各メモリブ
ロックはＯＲ回路２１３によって、Ｂ８Ｌ信号がＯＮに
なり、これによりＤＲＡＭ群２１ノが督込み可能状態に
なる。次に基本ブロック容１に相当するアドレスをＭＡ
Ｌ １０２を介してｊ臓次更新し、錯き込み動作を行な
うことによって、ブロック１からブロックＮまでが一度
に初期化されてしまう。初期化が終了するとフリップフ
ロップ１８をリセットし、それ以後、各ブロックは比較
器２１２にてＭＡＬ １０２の上位ビットを比軟検出し
、演算装置１とｒ−夕の転送を行なう。
を指示するフリップフロップ１８をセットする。これは
ＩＮＷＴ信号となって、制卸信号ライン１０３を介して
外部へ出力され、主記憶装置２を構成している各ブロッ
クに供給される。主記憶装置を構成している各メモリブ
ロックはＯＲ回路２１３によって、Ｂ８Ｌ信号がＯＮに
なり、これによりＤＲＡＭ群２１ノが督込み可能状態に
なる。次に基本ブロック容１に相当するアドレスをＭＡ
Ｌ １０２を介してｊ臓次更新し、錯き込み動作を行な
うことによって、ブロック１からブロックＮまでが一度
に初期化されてしまう。初期化が終了するとフリップフ
ロップ１８をリセットし、それ以後、各ブロックは比較
器２１２にてＭＡＬ １０２の上位ビットを比軟検出し
、演算装置１とｒ−夕の転送を行なう。
記憶装置の記憶容檜は以下の式により示される。
Σブロックｎ ＝＝ Ｎ Ｘブロック１−１
尚、本発明実施例によれば、初期化動作（オール″’ｏ
Ｐｊｍ込み動作）についてのみ示したが、記憶装置全体
に特定ノ！ターンを曽込む場合についても同様の方式に
て応用できる。
Ｐｊｍ込み動作）についてのみ示したが、記憶装置全体
に特定ノ！ターンを曽込む場合についても同様の方式に
て応用できる。
以１説明の如く本発明によれば、記１意装置の記ｔｉｌ
ｉ容童が、どんなに増加しても、記憶装置を構成してい
る基本ブロックの谷−分だけ初期化する時間で、記憶装
置全体を初期化できるので、時間旭紬がはかれる。又、
マイクロプログラム処理によるため、記１．ｗ装置を購
成する基本プロツー１：りが、各々ハードで初期化動作
をするのに比・べ冗ハードウェアの量が圧倒的に少くて
済む。
ｉ容童が、どんなに増加しても、記憶装置を構成してい
る基本ブロックの谷−分だけ初期化する時間で、記憶装
置全体を初期化できるので、時間旭紬がはかれる。又、
マイクロプログラム処理によるため、記１．ｗ装置を購
成する基本プロツー１：りが、各々ハードで初期化動作
をするのに比・べ冗ハードウェアの量が圧倒的に少くて
済む。
第１図は本発明の実施例を示すブロック図である。
１・・・演算装置、２・・・主記憶装置、１８・・・フ
リップフロップ、２１〜２Ｎ・・・メモリブロック、２
１２・・・比較器、２１３・°・オア回路。 出願人代理人 弁理士 鈴 江 武 彦−２１
リップフロップ、２１〜２Ｎ・・・メモリブロック、２
１２・・・比較器、２１３・°・オア回路。 出願人代理人 弁理士 鈴 江 武 彦−２１
Claims (1)
- 基本容置な持つメモリゾロツク１〜Ｎ個にて構成される
記憶装置と、該記憶装置とはアドレス・データラインを
介して接続され、マイクロプログラムによって制御され
る演＊装置とから成る情報処理装置において、１記記憶
装置の初期化側副時、上記演算装置によりセットされる
フリップフロップと、該フリップフロツノの出力信号が
ＯＮのとき、Ｊ：、配記憶装置を構成するメモリブロッ
ク全てがデータ誉込み許可状態となる様に上記アドレス
ラインを介して検出されるブロック選択信号とで論理条
件をとるオア回路とを何し、１記演算装置は基本ブロッ
ク容置に相当するアドレスを順次更新し誉込みを指示す
ることにより、メモリブロック１〜Ｎまでの初期化を行
なうことを特徴とする記憶装置における初期化側副方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065084A JPS58182731A (ja) | 1982-04-19 | 1982-04-19 | 記憶装置における初期化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065084A JPS58182731A (ja) | 1982-04-19 | 1982-04-19 | 記憶装置における初期化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182731A true JPS58182731A (ja) | 1983-10-25 |
Family
ID=13276713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065084A Pending JPS58182731A (ja) | 1982-04-19 | 1982-04-19 | 記憶装置における初期化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173385A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 初期書込み方式 |
| JPH02114353A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 主記憶イニシヤライズ方式 |
| EP0381140A2 (en) * | 1989-02-02 | 1990-08-08 | Nec Corporation | Data processing apparatus |
-
1982
- 1982-04-19 JP JP57065084A patent/JPS58182731A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173385A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 初期書込み方式 |
| JPH02114353A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 主記憶イニシヤライズ方式 |
| EP0381140A2 (en) * | 1989-02-02 | 1990-08-08 | Nec Corporation | Data processing apparatus |
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