JP2000259586A - マルチプロセッサシステムの構成制御方法 - Google Patents

Abstract

(57)【要約】 【課題】構成制御時間を短縮するマルチプロセッサシス
テムの構成制御方法の提供。 【解決手段】読み出し時には格納されている情報に従い
応答を変える特徴を有し、システムＬＳＩ内の複数のプ
ロセッサから読み出し可能な複数の記憶素子と、その複
数の記憶素子上に実現される構成制御処理の管理テーブ
ルと、この管理テーブルを読み出すことで、構成制御す
る対象を変える立上げプログラム内の構成制御処理プロ
グラム。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
の構成制御に関するものである。

【０００２】

【従来の技術】システムの構成制御処理は、電源投入な
どのシステムの立上げ時に、記憶装置や入出力装置にシ
ステム特有のパラメータなどを与えて、これらの装置を
正常に動作させるものである。従来のマルチプロセッサ
システムにおける構成制御は、特定のプロセッサがすべ
てを実行し、システムを構成する他のプロセッサは、そ
の構成制御処理が終了するまで待機する方式を採ってい
た。

【０００３】複数のプロセッサが構成制御処理を実行す
るには、並列処理の機能を必要とする。通常、並列処理
は並列実行するタスク等の管理テーブルを主メモリ上に
構築して、タスクの状態等を管理して実施する。

【０００４】主メモリは、システムの立上げ時のメモリ
の構成制御が実施されて、初めて使用可能となる。ここ
で云うメモリの構成制御とは、メモリの正常動作の確
認，メモリの容量のチェック，メモリの初期化などであ
る。従って、メモリ上に管理テーブルを構築する方法で
の並列処理は、その処理にメモリの構成制御を含むシス
テムの構成制御処理に適応することはできない。そのた
め、従来構成制御は、その処理が並列で実行可能であっ
ても、特定のプロセッサで実行せざる得なかった。

【０００５】特定のプロセッサを定める手段としては、
図８に示すマルチプロセッサシステムのプロセッサ識別
機８０１が挙げられる。

【０００６】プロセッサ１００〜１０３は電源投入後の
立上げ時、プロセッサ識別機８０１を読み、プロセッサ
１００は特定の値を信号線８０２から読み出し、構成制
御処理の実行ルーチンに分岐し処理を実施する。

【０００７】その他のプロセッサ１０１〜１０３は、別
の値を信号線８０３から読み出し待機ルーチンに分岐
し、プロセッサ１００の構成制御処理中は待機する。プ
ロセッサ識別機８０１は、メモリ，フリップフロップな
どの記憶素子，システムＬＳＩ内のレジスタ，基板上で
電源あるいは接地されたピンなどである。

【０００８】

【発明が解決しようとする課題】従来の特定プロセッサ
で実行する構成制御方法では、構成制御プログラムは図
７に示すように、システムを構成する主メモリ１１２と
入出力装置１１３〜118の構成制御７００〜７０６を逐
次実施していくフローとなる。

【０００９】そのため、システム全体の構成制御処理に
要する時間は、図９のように主メモリの構成制御時間と
各入出力装置の構成制御時間の総計となり、立上げに要
する時間は増大してしまう。

【００１０】また、従来の方法では、構成制御処理中に
おいて特定プロセッサ以外は処理を停止しており、シス
テムリソースが有効に活用されない。

【００１１】そこで、本発明が解決しようとする課題
は、従来、メモリの構成制御が完了していないため、複
数のプロセッサで実行することができなかった構成制御
処理に対して、複数のプロセッサによる実行を可能にし
構成制御処理時間の短縮を図ることである。

【００１２】

【課題を解決するための手段】本発明では、複数のプロ
セッサによるシステムの構成制御を可能とするため、複
数のプロセッサからアクセス可能な記憶素子と構成制御
処理プログラムを備える。記憶素子はシステムＬＳＩ内
に備えられ、構成制御処理プログラムは立上げメモリに
格納される。

【００１３】システムＬＳＩ内の記憶素子は構成制御が
必要な主メモリと入出力装置の個数だけ用意される。こ
の記憶素子は、格納する情報の内容に従い読み出し時の
応答を変える特徴を有する。この複数の記憶素子上に管
理テーブルを実現する。

【００１４】この管理テーブルは、構成制御の対象とな
る装置の情報を保持する。その情報は特定装置に対する
構成制御の実施，未実施を示す。この管理テーブル内の
情報は、電源投入などのシステムの立上げ時に未実施を
示し、情報の読み出しにより実施に変化する。

【００１５】立上げメモリ内の構成制御処理プログラム
は、システムＬＳＩ内の記憶素子で実現された管理テー
ブルにおける各装置の情報の読み出しと、その情報によ
り対応する装置への構成制御の実施または未実施を判断
する。

【００１６】

【発明の実施の形態】本発明の実施例を図１に示す。シ
ステムはプロセッサ１００〜１０３，システムＬＳＩ１
０８，立上げメモリ１１１，主メモリ１１２，入出力装
置１１３〜１１８から構成される。

【００１７】プロセッサ１００〜１０３は、システムＬ
ＳＩ１０８に信号線１０４〜１０７にて接続される。立
上げメモリ１１１，主メモリ１１２は、システムLSI108
に信号線１０９，１１０にて接続される。また、入出力
装置１１３〜１１８は信号線１１９〜１２５にてシステ
ムＬＳＩ１０８に接続される。

【００１８】プロセッサ１００〜１０３は信号線１０４
〜１０７を使い、システムLSI108を介して、立上げメモ
リ１１１，主メモリ１１２，入出力装置１１３から１１
８をアクセスし、その応答は信号線１０４から１０７を
介してプロセッサ１００から１０３に戻される。プロセ
ッサのシステムＬＳＩを介したメモリ，入出力装置への
アクセス方法は、計算機分野では一般的な技術であるの
で詳細は説明しない。システムＬＳＩ１０８は管理テー
ブル１２６を含み、プロセッサ１００から１０３は、管
理テーブル１２６へのアクセスも、信号線１０４〜１０
７を使用して行う。このアクセスに関しても、メモリお
よび入出力装置へのアクセス同様、一般的な技術で発明
の本質でないため説明は省く。

【００１９】図２に、システムＬＳＩ１０８内の管理テ
ーブル１２６の状態を示す。図には、電源投入などシス
テムの初期化時の管理テーブル１２６の状態２００と構
成制御処理の途中の管理テーブル１２６の状態２０１を
示す。管理テーブル１２６は、行２０２と構成制御箇所
２０３とフラグ２０４から構成される。

【００２０】フラグ２０４の値が０の場合、構成制御処
理が未実施であることを示し、フラグ２０４の値が１の
場合、構成制御処理が実施済みまたは実施中であること
を示す。管理テーブル１２６が２０１の状態では、３行
目までの主メモリ，入出力装置の構成制御が実施済みあ
るいは実施中であることを示し、４行目以下の入出力装
置の構成制御処理が未実施である。

【００２１】図３に管理テーブル１２６のフラグ２０４
の状態遷移図を示す。電源断３００から電源投入により
値０の状態３０１に遷移する。状態３０１にて、管理テ
ーブル１２６のフラグ２０４の読み出しにより、フラグ
は値１となり状態３０２に遷移する。状態３０２におい
てはフラグの読み出しが起きてもフラグの値は１のまま
であり、状態３０２にとどまる。

【００２２】図４に管理テーブル１２６のハードウェア
の実現例を示す。管理テーブル126はデコーダ４００，
記憶素子４０８〜４１４，セレクタ４２２から構成され
る。記憶素子４０８〜４１４が管理テーブル１２６のフ
ラグ２０４の１行目から７行目までにそれぞれ対応す
る。デコーダ４００は、信号線１０４〜１０７を介した
プロセッサからのアクセスをデコードして、記憶素子へ
のアクセス用で、かつセレクタの選択用である信号線４
０１〜４０７のいずれか１つを値１とする。記憶素子４
０８〜４１４へのアクセスに対して、アクセス信号線４
０１〜４０７がそれぞれ対応して値１とされる。

【００２３】記憶素子４０８〜４１４は任意の値を記憶
し、記憶した値を読み出し線に出力する。読み出し線４
１５〜４２１は電源投入後の初期値として値０を出力す
る。記憶素子４０８〜４１４はアクセス信号線４０１〜
４０７が値１とされると記憶する値を任意値から値１へ
変化させる。対応する読み出し線には値１が出力され
る。

【００２４】セレクタ４２２はセレクタ選択用信号線４
０１〜４０７が値１とされたとき記憶素子４０８〜４１
４からの読み出し線４１５〜４２１までの出力値を選択
してプロセッサへの応答線１０４〜１０７へ出力する。
セレクタ選択用信号線４０１〜４０７の値１に対して、
読み出し線４１５〜４２１がそれぞれ対応して選択され
る。

【００２５】電源投入後、プロセッサ１００から管理テ
ーブルの１行目にアクセスする場合、アクセス線１０４
を介して行われる。

【００２６】デコーダ４００は１行目に対応する記憶素
子４０８をアクセスするため、信号線４０１が値１とさ
れる。記憶素子４０８は初期値０を記憶しており、読み
出し線４１５には値０が出力されている。

【００２７】セレクタ４２２は読み出し線４１５を信号
線４０１が値１とされることにより選択し、読み出し線
４１５の値０がアクセス線１００に出力される。

【００２８】一方、記憶素子４０８は、その記憶値を値
０から値１に変更する。その後記憶素子４０８への読み
出しが生じても記憶している値は値１から変化しない。
これによりソフトウェアのセマフォア処理なしで管理テ
ーブルをアクセス可能とする。

【００２９】図５に立上げ時の構成制御プログラムの処
理フローを示す。構成制御プログラムは立上げメモリ１
１１に格納されている。プログラムは管理テーブルのｉ
行目の読み出し５００と、読み出し値の判断５０１とポ
インタｉに従った分岐５０２と、１行目から７行目に対
応した構成制御処理５０３〜５０９と、管理テーブル読
み出し終了判断５１０と読み出し行のポインタｉの更新
処理５１１から構成される。

【００３０】図５の処理フローの概略を説明する。処理
５００により管理テーブルにおけるｉ行目のフラグの値
が読み出され、処理５０１にて、その値に従い構成制御
が未実施か否かを判断する。未実施である場合、処理５
０２にて、ポインタｉの値により構成制御ルーチン５０
３〜５０９のいずれかに分岐し構成制御を実施する。構
成制御が終了したら、処理５１０にて管理テーブルの全
フラグの読み出しを確認する。読み出しが未終了でなけ
れば、処理５１１にて分岐し次行の読み出しのためポイ
ンタｉに値１を加算する。処理５０１にて実施済みまた
は実施中と判断したら、処理５１１に分岐して次行の読
み出しを準備する。処理５１０にて全フラグの読み出し
終了と判断したら、全構成制御処理は終了となる。

【００３１】電源投入からシステムの全構成制御処理の
終了までのシステムの動作を説明する。電源投入後、プ
ロセッサ１００〜１０３は立上げメモリ１１１内の構成
制御プログラムを実行する。この構成制御プログラムは
図５に示すものである。主メモリ１１２でなく、システ
ムＬＳＩ１０８内に管理テーブル１２６が構築されてい
るため、主メモリ１１２が構成制御されず使用不可であ
っても、システムは管理テーブル１２６を使った並列処
理が実行可能である。

【００３２】システムＬＳＩ内の管理テーブル１２６は
状態２００にあり、全フラグが値０となっている。プロ
セッサ１００〜１０３の内、最初に管理テーブル１２６
にアクセスしたプロセッサが、１行目のフラグから値０
を読む。

【００３３】管理テーブルの１行目のフラグに対応する
記憶素子４０８の、読み出し後に値１を記憶する機能に
より管理テーブルのフラグは値１となる。値０を読んだ
プロセッサは処理５０３の構成制御を実行する。その残
りのプロセッサは、処理500で値１を読むことになるの
で、処理５０２から処理５１１に分岐し、ポインタｉを
更新して２行目のフラグの読み出しを行う。１行目と同
様に１つのプロセッサのみが値０を読み出すことにな
り、そのプロセッサが処理５０４の構成制御を実施す
る。値１を読み出したプロセッサは３行目の読み出しを
実施する。以下４行目から７行目まで進み全体の構成制
御が終了する。

【００３４】図６に全構成制御処理の終了時間の例を示
す。本発明では、並列処理の管理テーブル１２６がシス
テムＬＳＩ１０８内に構築されているため、主メモリと
他の装置に対する構成制御との並列処理が可能である。

【００３５】また、各構成制御単位は並列処理が可能で
あることから、システムの複数のプロセッサは、システ
ムＬＳＩ内の管理テーブルを使用して構成制御処理を並
列に実行できる。

【００３６】この例はプロセッサ１００が主メモリ１１
２を構成制御し、プロセッサ１０１が入出力装置１１
３，１１８を構成制御し、プロセッサ１０２が入出力装
置114,１１５を構成制御し、プロセッサ１０３が入出力
装置１１５，１１６を構成制御した場合である。

【００３７】システム全体の構成制御時間は、全プロセ
ッサ１００〜１０３の実施した構成制御処理の内の最大
値であり、この場合プロセッサ１０１の処理時間であ
る。その処理時間は管理テーブルの読み出し等のオーバ
ーヘッドを含むが、本発明により構成制御処理が並列に
実行できるため、図９に示す主メモリと全ての入出力装
置の構成制御を１つのプロセッサで実施する従来の方法
での時間よりも明らかに小さくなる。

【００３８】本発明の別な実施例として、入出力装置１
１３〜１１８の構成制御処理に主メモリを使用する場合
を挙げる。たとえば入出力装置がネットワーク処理装置
であり、そのネットワークに接続される装置までを構成
制御する場合がそれにあたる。その構成制御処理は、装
置間の通信により実施されるため、主メモリを使用す
る。この場合、主メモリの構成制御が終了してから、入
出力装置の構成制御を実施することになる。

【００３９】この実施例では、管理テーブル１２６は図
１１に示す構成となる。メモリの構成制御情報は記憶素
子１１０２と４０８から構成され、管理テーブルの１行
目に対応する。

【００４０】従って、１行目は２ビットの情報となり、
信号線１１０４よってセレクタ422から読み出される。
信号線１１０４は信号線１１０３と信号線４１５から構
成される。デコーダ１１００はプロセッサからの管理テ
ーブルへのアクセス情報をデコードする。

【００４１】管理テーブルの０行目への書き込みをデコ
ードした場合、信号線１１０１は１となり、その他の場
合、信号線１１０１は０となる。記憶素子１１０２は他
の記憶素子４０８〜４１４の機能に加えて、信号線１１
０１が１となった場合、記憶する内容を１に変化させ
る。

【００４２】この実施例での構成制御プログラムは図１
０と図５で構成される。プログラムは図１０のスタート
から開始され、終了を経て図５のスタートにジャンプし
て図５の処理を実施する。

【００４３】各プロセッサは、図１０の処理に従い、管
理テーブル１行目を読み、１つのプロセッサが値００を
獲得し、主メモリの構成制御を実施する。他のプロセッ
サは、値０１を読むことになり、１行目の値を読み続け
る。プロセッサによる主メモリの構成制御が終了した際
に、プロセッサは処理１００４に従い、１行目に１１を
書き込む。

【００４４】管理テーブル１２６のデコーダ１１００と
記憶素子１１０２により１行目の値は１１となる。その
後、１行目の値を読み続けていたプロセッサは、値１１
を読み出すことにより、処理１００５のｉに２を代入す
る処理を実施し、図１０の処理を終了し、図５に移る。

【００４５】主メモリを構成制御したプロセッサもフロ
ーに従い、処理１００５のｉに２を代入する処理を実施
し図５に移る。ｉは２に設定されているので、図５のフ
ローに従い、各プロセッサは管理テーブル２行目以降に
対応する構成制御処理単位を処理する。これらの処理は
すでに説明した。

【００４６】従って、本発明により図１１に示す１行目
を２ビットにした管理テーブルと図１０に示す構成制御
プログラムにより、主メモリが他の入出力装置に先んじ
て構成制御され、その処理が終了後、入出力装置の構成
制御を並列に、かつ、主メモリを利用して実施できる。

【００４７】

【発明の効果】本発明によれば、システムＬＳＩ内の記
憶素子上に構成され、主メモリの構成制御なしにプロセ
ッサからアクセス可能な管理テーブルと、管理テーブル
のフラグに従う構成制御プログラムにより、ソフトウェ
アのセマフォア処理なしでアクセス可能な管理テーブル
と主メモリの構成制御を実施しなくとも並列処理を実行
できる環境をプロセッサに提供することで、複数のプロ
セッサによるシステムの構成制御処理を可能にし、構成
制御処理時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明の管理テーブルの一例を示す図である。

【図３】本発明の管理テーブルのフラグの状態遷移図で
ある。

【図４】本発明の管理テーブルのハードウェア構成図で
ある。

【図５】本発明の構成制御プログラムのフローチャート
である。

【図６】本発明の構成制御処理時間の一例を示す図であ
る。

【図７】従来例の構成制御プログラムのフローチャート
である。

【図８】従来のマルチプロセッサシステムの一例を示す
図である。

【図９】従来の構成制御処理時間の一例を示す図であ
る。

【図１０】本発明の他の一実施例の構成制御プログラム
のフローチャートである。

【図１１】本発明の他の一実施例の管理テーブルのハー
ドウェア構成例を示す図である。

【符号の説明】

１００，１０１，１０２，１０３…プロセッサ、１０８
…システムＬＳＩ、１１１…立上げメモリ、１１２…主
メモリ、１１３，１１４，１１５，１１６，１１７，１
１８…入出力装置、２００，２０１…管理テーブル、２
０４…フラグ、４００…デコーダ、４０８，４０９，４
１０，４１１，４１２,４１３,４１４…記憶素子、４２
２…セレクタ、８００…プロセッサ識別器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 光司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 石倉 秀司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 黒澤 憲一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 Ｆターム(参考） 5B045 HH04 JJ46

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサと、複数の記憶装置と、
   複数の入出力装置と、システムLSIを含むマルチプロセ
   ッサシステムであって、 前記複数のプロセッサと、前記複数の記憶装置と、前記
   複数の入出力装置は、前記システムＬＳＩに接続され、 前記複数の記憶装置と前記複数の入出力装置は、それぞ
   れ、その構成制御処理が並列に実施可能であり、 前記システムＬＳＩは、前記複数の記憶装置と前記複数
   の入出力装置の構成制御処理の未実施と実施中もしくは
   実施済みの状態を管理情報として記憶する管理テーブル
   を含み、 前記管理テーブルは、前記マルチプロセッサシステムの
   リセット時には前記管理情報が全て未実施を示し、管理
   情報の読み出し時には、未実施を示す情報から実施を示
   す情報に変化させる特徴を持ち、 前記複数の記憶装置にはシステムの構成制御プログラム
   が格納され、 前記構成制御プログラムは、前記管理テーブルの管理情
   報と前記複数の記憶装置と前記複数の入出力装置とを対
   応させるポインタを有し、 電源投入後、前記複数のプロセッサは前記構成制御プロ
   グラムのポインタに従い、前記管理テーブルを読み出す
   ことで、前記ポインタに対応する前記複数の記憶装置あ
   るいは前記入出力装置の前記管理情報に従い構成制御の
   実施対象を判断し、 前記管理テーブルは、前記管理情報が読み出されたこと
   で管理情報を未実施から実施に変化させることで、前記
   構成制御の実施対象として選択された装置を、別のプロ
   セッサが重複して構成制御の実施対象と判断することを
   防ぎ、前記複数のプロセッサが前記複数の記憶装置およ
   び前記複数の入出力装置を重複せず構成制御することを
   特徴とするマルチプロセッサシステムの構成制御方法。
2. 【請求項２】マルチプロセッサシステムの構成制御方法
   において、前記システムの複数の構成装置の構成制御に
   関しての実施，未実施の情報を管理する管理テーブル
   と、前記管理テーブルの情報と前記複数の構成装置とを
   ポインタにより関連付ける構成制御プログラムとを使用
   し、 前記管理テーブルの情報は、前記システムの立上げ時未
   実施であり、前記情報の読み出し時に実施へ変化する特
   徴を持つことで、システムを構成するプロセッサによる
   構成装置の構成制御の重複実行を防ぐことを特徴とする
   マルチプロセッサシステムの構成制御方法。