JP2023152931A - デバイスエミュレーションおよびバンクスワッピングのための柔軟なサポート - Google Patents

Abstract

【課題】デバイスエミュレーション及びバンクスワッピングを柔軟にサポートする不揮発性メモリ（ＮＶＭ）集積回路デバイス及び方法を提供する。【解決手段】システム１００において、ＮＶＭ集積回路デバイスは、第１のルーティング回路に関連付けられた第１のデコーダと、第２のルーティング回路に関連付けられた第２のデコーダと、複数のルーティング回路に結合された第１のプログラマブルレジスタと、を含む。第１のプログラマブルレジスタは、第１のマルチビット値を格納し、第１のマルチビット値は、第１のデコーダに関連付けられた第１のアドレスレンジを構成するようにプログラムされる。また、複数のルーティング回路に結合された第２のプログラマブルレジスタを含み、第２のプログラマブルレジスタは、第２のマルチビット値を格納し、第２のマルチビット値は、第２のデコーダに関連付けられた第２のアドレスレンジを構成するようにプログラムされる。【選択図】図１Ａ

Description

本開示は、マルチコアデバイスの分野に関し、特に、デバイスエミュレーションおよびバンクスワッピングのための柔軟なサポートに関する。

特定のデバイス（例えば、マルチコアデバイス）では、デバイスエミュレーションだけでなく、ソフトウェアＯＴＡ（ＳＯＴＡ、Ｓｏｆｔｗａｒｅ－ｏｖｅｒ－ｔｈｅ－Ａｉｒ）アップデートへのサポートを必要とする。ＳＯＴＡアップデートは、無線ローカルエリアネットワーク（ＷＬＡＮ）またはモバイルネットワークを介してククラウドベースのサービスからデバイスに送信することができるアップデート（例えば、データ）である。デバイスエミュレーションは、ファミリー内の大きなサイズのデバイスを、ファミリー内の小さなサイズのデバイスと同様に動作するように設定することができる。さらに、マルチコアデバイスは、通常、線形、ＳＯＴＡ－ＡおよびＳＯＴＡ－Ｂなどの複数のタイプの構成モードをサポートする。各構成モードは、異なるメモリマップアドレス指定方式を使用する。したがって、マルチコアデバイスは、各構成モードのＳＯＴＡアップデートをサポートできなければならない。サポートを必要とするさまざまな構成では、ＳＯＴＡアップデートおよびデバイスエミュレーションの両方をサポートする必要があるメモリマップアドレス指定方式の多数の組合せがある。従来のマルチコアデバイスでは、各組合せは、通常、デバイスのハードウェアにエニュメレーションされる（すなわち、ハードコードされる）。しかしながら、この解決策は、実装および検証の点で高価であり得る。さらに、デバイスの設計に対する後の変更は、追加の費用を必要とする。

本開示は、添付図面の図において、限定ではなく、例示として説明される。

本開示の実施形態による、メモリセルの不揮発性メモリ（ＮＶＭ）アレイを含むＮＶＭ集積回路（ＩＣ）デバイスを採用するシステムのブロック図である。 本開示の実施形態による、図１Ａのシステムのブロック図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイス内に構成されるべきベースフィールド値およびマスクフィールド値を示すブロック図である。 本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスにおいて構成されるべきベース選択およびベースアドレスマスク値を示すブロック図である。 本開示の実施形態による、メモリデバイスエミュレーションおよびバンクスワッピングのための柔軟なサポートを提供するための方法のフロー図である。 本明細書で議論される方法論のうちの任意の１つまたは複数をマシンに実施させるための命令セットが実行され得るコンピューティングシステムの例示的な形態のマシンの概略図を示す。

上述したように、特定のマルチコアデバイスは、ソフトウェアＯＴＡ（ＳＯＴＡ、Ｓｏｆｔｗａｒｅ－ｏｖｅｒ－ｔｈｅ－Ａｉｒ）アップデート並びにデバイスエミュレーションのサポートを必要とする。ＳＯＴＡアップデートは、Ｗｉ－Ｆｉまたはモバイルネットワークを介してクラウドベースのサービスからデバイスに送信することができるアップデート（例えば、データ）である。デバイスエミュレーションは、ファミリー内の大きなサイズのデバイスを、ファミリー内の小さなサイズのデバイスと同様に動作するように設定することができる。さらに、マルチコアデバイスは、通常、線形、ＳＯＴＡ－ＡおよびＳＯＴＡ－Ｂなどの複数のタイプの構成モードを必要とする。各構成モードは、異なるメモリマップアドレス指定方式を使用する。線形構成では、不揮発性メモリ全体をソフトウェアアプリケーションに利用することができる。ＳＯＴＡ－ＡおよびＳＯＴＡ－Ｂ構成では、不揮発性メモリを２つの等しい半分（ＡイメージとＢイメージ）に分割し、各々を別々のメモリバンクに接続することができる。デバイスがイメージＡから実行している間、イメージＢでＳＯＴＡアップデートが発生する可能性がある。システムリセット後、デバイスは、イメージＡではなくイメージＢから起動することができる。このため、デバイスは、いかなるダウンタイムもなく、バックグラウンドでＳＯＴＡアップデートを受信することができる。

マルチコアデバイスはさまざまな構成に従って構成することができるので、マルチコアデバイスは、構成モードごとにＳＯＴＡアップデートをサポートすることができなければならない。サポートを必要とするさまざまな構成では、図２～図５に関連して以下でより詳細に説明するように、ＳＯＴＡアップデートおよびデバイスエミュレーションの両方にサポートする必要がある、多数のメモリマップアドレス指定方式の組合せが存在する。従来のデバイスでは、それぞれの組合せをデバイスのハードウェアにエニュメレーション（すなわち、ハードコード化）するのが一般的な解決策である。しかしながら、この解決策では、ハードウェアに実装し、その後検証する必要があるアドレスレンジの数が膨大になるため、コストがかかる可能性がある。さらに、デバイスの設計を後から変更する場合、実装および検証の点で追加の費用が必要になる。

本開示は、アドレスレンジを複号するために使用することができる構成可能なレジスタを使用することで、デバイスエミュレーションおよびバンクスワッピングのための柔軟なサポートを提供することによって、上記の欠点（およびより詳細に後述する他の欠点）に対処する。さまざまな実施形態において、不揮発性メモリ（ＮＶＭ）集積回路デバイス（例えば、フラッシュまたは他の同様のデバイス）は、少なくとも処理デバイスと、ルーティング回路セットと、各ルーティング回路に関連付けられたデコーダと、ルーティング回路セットに結合された１つまたは複数のプログラマブルレジスタと、を含むことができ、各プログラマブルレジスタは、マルチビット値を含む値のセットを格納して、ルーティング回路で受信したアドレスレンジを構成する。ＮＶＭ集積回路デバイスは、少なくとも２つの物理領域に分割されたメモリセルのアレイを含むことができる。いくつかの実施形態では、各プログラマブルレジスタは、ベースフィールド値およびマスクフィールド値も格納することができる。ルーティング回路のデコーダが論理アドレス（例えば、ＮＶＭ集積回路デバイスに接続されたホストマイクロコントローラからのメモリアクセス操作）を受信すると、デコーダは、ルーティング回路に関連付けられたプログラマブルレジスタに格納された少なくともマルチビット値を使用して論理アドレスを復号することができる。

いくつかの実施形態では、論理アドレスを復号すると、論理アドレス用のルーティング回路でメモリアドレスの受け入れまたは拒否のいずれかが生じ得る。いくつかの実施形態では、ルーティング回路に関連付けられたデコーダは、論理アドレスを受信し、論理アドレスとルーティング回路セットのプログラマブルレジスタに格納されたマルチビット値とを比較することができる。論理アドレスとルーティング回路セットの各プログラマブルレジスタに格納されたマルチビット値とを比較することに応答して、デコーダは、ルーティング回路セットのうちのどのルーティング回路が論理アドレスに関連付けられたデータを送信するかを特定することができる。

いくつかの実施形態では、論理アドレスがルーティング回路で受け入れられた場合、デコーダは、論理アドレスに関連付けられたデータを送信するＮＶＭ集積回路デバイス内の物理領域および宛先アドレスがどれかを特定するために、プログラマブルレジスタに格納されたマルチビット値、バンク選択フィールド値およびバンクアドレスマスク値を使用して、論理アドレスをさらに復号することができる。さらに、デコーダは、ＮＶＭ集積回路デバイスの現在の構成モード（例えば、線形、ＳＯＴＡ－Ａ、ＳＯＴＡ－Ｂ）を特定するために、プログラマブルレジスタに格納された構成モードフィールド値を使用して論理アドレスを復号することができる。

したがって、本開示の態様により、デバイスのハードウェアにおける複数の構成に従ってアドレスレンジの各組合せをハードコード化する代わりに、レジスタプログラミングを使用して各着信するアドレスレンジを構成可能にすることができる。この結果、さまざまな組合せをハードウェアにハードコード化する必要がなくなり、各デバイスの実装および検証の点で費用を抑えることができる。むしろ、一度、レジスタがプログラムされると、その後、レジスタは、ＳＯＴＡアップデートおよびデバイスエミュレーションのための復号アドレスレンジを処理するために柔軟に使用される。さらに、本開示の態様は、追加の組合せをハードウェアにハードコード化する必要がないため、後でデバイスの設計に変更があった場合に、実装および検証の点で影響を最小限に抑えることができる。これらおよび追加の利点は、以下の説明を考慮すると当業者には明らかであろう。

図１Ａは、さまざまな実施形態による、不揮発性メモリ（ＮＶＭ）集積回路（ＩＣ）デバイス１１０を採用するシステム１００のブロック図であり、ＮＶＭ ＩＣデバイス１１０は、メモリセルのＮＶＭアレイ、すなわち、簡略化のためのＮＶＭアレイ１０５を含む。システム１００は、ネットワーク１４５またはクラウドを介してＮＶＭ ＩＣデバイス１１０に結合することができるホストマイクロコントローラ１５１（またはＭＣＵ）をさらに含むことができる。いくつかの実施形態では、ホストマイクロコントローラ１５１は、ＮＶＭ ＩＣデバイス１１０に統合される。ホストマイクロコントローラ１５１は、ネットワーク１４５を介してＮＶＭ ＩＣデバイス１１０にメモリアクセスを要求することができ、ＮＶＭアレイ１０５はまた、データにアクセス（例えば、書き込みおよび／または読み出し）するために利用可能なメモリセルのユーザアレイであるか、またはそのユーザアレイを含むことができる。一実施形態では、システム１００は、車両、航空機、または他のより広範な操作デバイスの分散型コンピューティングおよび制御システム内に統合される。

さまざまな実施形態において、ＮＶＭ ＩＣデバイス１１０は、処理デバイス１０３と、メモリセルのＮＶＭアレイ１０５と、１つまたは複数のプログラマブルレジスタ１０７と、デコーダセット１０６ａ～１１１ａと、ルーティング回路セット１０６ｂ～１１１ｂと、を含むことができる。この意味で、ＮＶＭ ＩＣデバイス１１０は、これらの構成要素のすべてが単一のダイ上にパッケージ化されている統合システムオンチップデバイス（ＳｏＣ）とすることができる。処理デバイス１０３は、後述する機能を実施するための処理能力に加えて、オンボードＲＯＭおよびランダムアクセスメモリ（ＲＡＭ）を含むように適合された中央処理装置（ＣＰＵ）であり得る。さまざまな実施形態において、処理デバイス１０３は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または他の命令セットを実装するプロセッサもしくは命令セットの組合せを実装するプロセッサである。代替の実施形態では、処理デバイス１０３は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどの専用処理デバイスである。

いくつかの実施形態では、ＮＶＭアレイ１０５は、第１の物理領域１０５ａおよび第２の物理領域１０５ｂを含めて、複数の物理領域に分割される。いくつかの実施形態では、ＮＶＭアレイ１０５は、デバイスの設計に基づいて追加の物理領域に分割することができる。

いくつかの実施形態では、ＮＶＭ ＩＣデバイス１１０は、デコーダ１０６ａ～１１１ａなどのデコーダセットを含むことができる。ＮＶＭ ＩＣデバイス１１０はまた、ルーティング回路１０６ｂ～１１１ｂなどのルーティング回路セットを含むことができる。いくつかの実施形態では、デコーダをルーティング回路に結合することができる。例えば、デコーダ１０６ａをルーティング回路１１１ｂに結合することができる。

いくつかの実施形態では、ＮＶＭ ＩＣデバイス１１０は、１つまたは複数のプログラマブルレジスタ１０７を含むことができる。１つまたは複数のプログラマブルレジスタ１０７は、誤り訂正符号（ＥＣＣ）プロテクト付きであり得る。いくつかの実施形態では、各プログラマブルレジスタ１０７は、ルーティング回路セット１０６ｂ～１１１ｂのうちの１つまたは複数のルーティング回路に結合することができる。いくつかの実施形態では、各プログラマブルレジスタは、ＮＶＭ ＩＣデバイス１１０のシステムブート中にファームウェアによってプログラムされて値のセットを格納することができる。例えば、各プログラマブルレジスタは、マルチビット値を格納することができる。いくつかの実施形態では、マルチビット値は、すべてのプログラマブルレジスタにわたって一定の値であり得る。いくつかの実施形態では、マルチビット値は、各プログラマブルレジスタに固有の値であり得る。例えば、マルチビット値は、ベースフィールド値およびマスクフィールド値を含むことができる。各プログラマブルレジスタはまた、バンク選択フィールド値、バンクアドレスマスク値および／または構成モードフィールド値を含む追加の値を格納することもできる。各プログラマブルレジスタは、ＮＶＭ ＩＣデバイス１１０のファームウェアによるシステムブート中に、各値を格納するように構成することができる。いくつかの実施形態では、ベースフィールド値およびマスクフィールド値は、マルチビット値、例えば、６ビット値である。いくつかの実施形態では、バンク選択フィールド値は、マルチビット値、例えば、３ビット値である。いくつかの実施形態では、バンクアドレスマスクフィールド値および構成モードフィールド値は、それぞれシングルビット値、例えば、１ビット値である。

いくつかの実施形態では、プログラマブルレジスタに格納された各値を使用して、ルーティング回路で着信した論理アドレスを復号することができる。いくつかの実施形態では、ルーティング回路に結合されたデコーダは、ルーティング回路に関連付けられたプログラマブルレジスタに格納された値のうちの１つまたは複数を使用して論理アドレスを復号する。例えば、ルーティング回路１０６ｂは、ＮＶＭ ＩＣデバイス１１０のメモリアクセス用の論理アドレスをホストマイクロコントローラ１５１から受信することができる。デコーダ１０６ａは、１つまたは複数の数式を用いて論理アドレスを復号することができる。１つまたは複数の数式は、１つまたは複数の値に対して論理アドレスを評価するために、ブール論理を使用することができる。いくつかの実施形態では、デコーダは、ルーティング回路で論理アドレスを受け入れるか拒否するかを決定するために、マルチビット値（例えば、ベースフィールド値およびマスクフィールド値）を使用して論理アドレスを復号することができる。いくつかの実施形態では、デコーダが、論理アドレスはルーティング回路で受け入れられると決定した場合、デコーダは、ＮＶＭ ＩＣデバイスが分割された物理領域のうち、論理アドレスに関連付けられたデータを送信する物理領域を決定するために、マルチビット値およびバンク選択フィールド値を使用して論理アドレスを復号することができる。いくつかの実施形態では、デコーダはまた、論理アドレスに関連付けられたデータを送信する物理領域内の宛先アドレスを決定するために、マルチビット値およびバンクアドレスマスクフィールド値を使用して論理アドレスを復号することもできる。いくつかの実施形態では、デコーダは、ＮＶＭ ＩＣデバイスがどの構成モード（例えば、線形、ＳＯＴＡ－Ａ－、ＳＯＴＡ－Ｂ構成モード）にあるかを決定するために、マルチビット値および構成モードフィールド値を使用して論理アドレスを復号することもできる。いくつかの実施形態では、デコーダは、論理アドレスを受信し、論理アドレスとＮＶＭ ＩＣデバイス１１０のルーティング回路セットの各プログラマブルレジスタに格納されたマルチビット値とを比較することができる。論理アドレスとルーティング回路セットの各プログラマブルレジスタに格納されたマルチビット値とを比較することに応答して、デコーダは、ルーティング回路セットのうちどのルーティング回路が論理アドレスに関連付けられたデータを送信するかを特定することができる。例えば、処理論理は、論理アドレスに関連付けられたデータをルーティング回路１０７ｂに送信することができ、デコーダ１０７ａは、本明細書で上記のデコーダ１０６ａに関して説明したように、受信した論理アドレスを復号することができる。

図１Ｂは、ＮＶＭ ＩＣデバイス１１０が、ルーティング回路１０６ｂおよび１１１ｂにそれぞれ結合されたデコーダ１０６ａおよび１１１ａを含む、図１Ａのシステム１００のブロック図である。各デコーダ１０６ａおよび１１１ｂはまた、それぞれＮＶＭインタフェース０および４に関連付けられ（例えば、接続され）得る。各ＮＶＭインタフェースは、ＮＶＭ ＩＣデバイスの物理領域の各々の一部に接続することができる。例えば、ＮＶＭインタフェース０は、物理領域１０５ａの１つまたは複数のメモリセル１９０および物理領域１０５ｂの１つまたは複数のメモリセル１９１に接続することができる。ＮＶＭインタフェース４は、物理領域１０５ａの１つまたは複数のメモリセル１９３および物理領域１０５ｂの１つまたは複数のメモリセル１９４に接続することができる。システム１００の各構成要素に関するさらなる詳細は、本明細書で以下に記載される。

図２は、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。図２に示すように、デバイス１０１、１０３、１０５、１０７が存在し得る。各デバイスは、線形構成に従って構成することができる。各デバイスは、１つまたは複数のＮＶＭインタフェースを含むことができる。例えば、デバイス１０１は、ＮＶＭインタフェース０～５を含むことができる。各ＮＶＭインタフェースは、２つの別個のメモリバンク（例えば、フラッシュ）に接続することができる。例えば、各ＮＶＭインタフェースは、ＡバンクおよびＢバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、２ＭＢなどの特定の量のデータを格納することができる。線形構成では、各デバイス内の各アドレスは連続することができる。例えば、デバイス１０１は、論理アドレス８００、８０２、８０４、８０６、８０Ａ、８０Ｃ、８０Ｅ、８１０、８１２、８１４、８１６、８４０などを含む連続する論理アドレスに格納された、各ＮＶＭインタフェースの各バンクのデータを有することができる。図２に示すように、各デバイス１０１～１０７はさまざまなサイズのものである。例えば、デバイス１０３は、ＮＶＭインタフェース０～４を含む。各ＮＶＭインタフェースは、２つの別々のメモリバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、１ＭＢまたは２ＭＢなどの特定の量のデータを格納することができる。デバイス１０３は、８００、８０２、８０４、８０６、８０Ａ、８０Ｃ、８０Ｄ、８０Ｅ、８０Ｆなどの連続する論理アドレスに格納された各ＮＶＭインタフェースの各バンクのデータを有することができる。

図３は、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。いくつかの実施形態では、ＮＶＭ ＩＣデバイスは、ＳＯＴＡ－Ａ構成モードに従って構成することができ、デバイスは２つの等しいイメージに分割され、デバイスはイメージＡから実行される。各デバイスは、１つまたは複数のＮＶＭインタフェースを含むことができる。例えば、デバイス１０１は、ＮＶＭインタフェース０～５を含むことができる。各ＮＶＭインタフェースは、２つの別個のメモリバンク（例えば、フラッシュ）に接続することができる。例えば、各ＮＶＭインタフェースは、ＡバンクおよびＢバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、２ＭＢなどの特定の量のデータを格納することができる。いくつかの実施形態では、デバイス１０１は、論理アドレス８００、８０２、８０４、８０６、８０８、８０Ａなどに格納された各ＮＶＭインタフェースのバンクＡに対するデータを有することができる。デバイス１０１はまた、論理アドレス８２０、８２２、８２４、８２６、８２８、８２Ａなどに格納された各ＮＶＭインタフェースのバンクＢに対するデータを有することもできる。図３に示すように、各デバイス１０１～１０７はさまざまなサイズのものである。例えば、デバイス１０３は、ＮＶＭインタフェース０～４を含む。各ＮＶＭインタフェースは、２つの別々のメモリバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、１ＭＢまたは２ＭＢなどの特定の量のデータを格納することができる。デバイス１０３は、論理アドレス８００、８０２、８０４、８０６、８０７などに格納された各ＮＶＭインタフェースのバンクＡに対するデータを有することができる。デバイス１０３はまた、論理アドレス８２０、８２２、８２４、８２６、８２７などに格納された各ＮＶＭインタフェースのバンクＢに対するデータを有することもできる。

図４は、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。いくつかの実施形態では、ＮＶＭ ＩＣデバイスは、ＳＯＴＡ－Ｂ構成モードに従って構成することができ、デバイスは２つの等しいイメージに分割され、イメージＢに格納されたデータはイメージＡとスワップされる。各デバイスは、１つまたは複数のＮＶＭインタフェースを含むことができる。例えば、デバイス１０１は、ＮＶＭインタフェース０～５を含むことができる。各ＮＶＭインタフェースは、２つの別個のメモリバンク（例えば、フラッシュ）に接続することができる。例えば、各ＮＶＭインタフェースは、ＡバンクおよびＢバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、２ＭＢなどの特定の量のデータを格納することができる。いくつかの実施形態では、デバイス１０１は、論理アドレス８２０、８２２、８２４、８２６、８２８、８２Ａなどに格納された各ＮＶＭインタフェースのバンクＡに対するデータを有することができる。デバイス１０１はまた、論理アドレス８００、８０２、８０４、８０６、８０８、８０Ａなどに格納された各ＮＶＭインタフェースのバンクＢに対するデータを有することもできる。図４に示すように、各デバイス１０１～１０７はさまざまなサイズのものである。例えば、デバイス１０３は、ＮＶＭインタフェース０～４を含む。各ＮＶＭインタフェースは、２つの別々のメモリバンクに接続することができる。ＮＶＭインタフェースに接続された各バンクは、１ＭＢまたは２ＭＢなどの特定の量のデータを格納することができる。デバイス１０３は、論理アドレス８２０、８２２、８２４、８２６、８２７などに格納された各ＮＶＭインタフェースのバンクＡに対するデータを有することができる。デバイス１０３はまた、論理アドレス８００、８０２、８０４、８０６、８０７などに格納された各ＮＶＭインタフェースのバンクＢに対するデータを有することもできる。

図５は、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスのメモリマップ図である。特に、図５は、図２～図４に示す３つの構成による、各ＮＶＭインタフェースのバンクＡに必要とされ得るアドレスレンジを示す。図５に示すように、構成に応じて、各デバイスの各ＮＶＭインタフェースは、複数の論理アドレスによってアドレス指定可能であり得る。例えば、デバイス１０１が線形構成にある場合、ＮＶＭインタフェース０は、図２に例示されるように、８００によってアドレス指定される必要がある。デバイス１０１がＳＯＴＡ－Ａ構成にある場合、ＮＶＭインタフェース０は、図３に例示されるように、８００によってアドレス指定される必要がある。デバイス１０１がＳＯＴＡ－Ｂ構成にある場合、ＮＶＭインタフェース０は、図４に例示されるように、８２０によってアドレス指定される必要がある。さらに、構成に応じて、各ＮＶＭインタフェースの各バンクに存在できるアドレスレンジの数が原因で、デバイスエミュレーションが困難になる場合があり得る。例えば、デバイス１０１がＳＯＴＡ－Ｂ構成にある場合、ＮＶＭインタフェース４は、図４に示すように、８２８によってアドレス指定される必要がある。しかしながら、デバイス１０１がＳＯＴＡ－Ｂ構成においてデバイス１０３をエミュレートする場合、ＮＶＭインタフェースは、図４に示すように、ＳＯＴＡ－Ｂ構成におけるデバイス１０３のＮＶＭインタフェース４のアドレスである８２７など、別のアドレスによってアドレス指定する必要がある可能性がある。上述したように、構成やデバイスエミュレーションモードを考慮し、各デバイスに必要となる可能性のある潜在的なアドレスの数を考慮すると、各デバイスのハードウェアに各潜在的なアドレスレンジをハードコード化するのはコストがかかる可能性がある。その代わりに、以下に本明細書でより詳細に説明するように、アドレスレンジを復号するために使用できる構成可能なレジスタを使用することによって、柔軟なサポートを提供することが望ましい場合があり得る。

図６Ａは、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイス内に構成されるべきベースフィールド値およびマスクフィールド値を示すブロック図である。図６Ｂは、本開示の実施形態による、さまざまなＮＶＭ ＩＣデバイスにおいて構成されるべきベース選択およびベースアドレスマスク値を示すブロック図である。図６Ａ～図６Ｂは、本明細書の以下の図７を参照してより詳細に説明される。

図７は、本開示の実施形態による、アドレスレンジを復号するために使用することができる構成可能なレジスタを使用することによって、メモリデバイスエミュレーションおよびバンクスワッピングのための柔軟なサポートを提供するための方法７００の流れ図である。方法７００は、ハードウェア（例えば、回路、専用論理、プログラマブル論理、マイクロコードなど）、ソフトウェア（処理デバイス上で実行される命令など）、ファームウェア、またはそれらの組合せを含み得る処理論理によって実施され得る。一実施形態では、方法７００は、図１ＡのＮＶＭ集積回路デバイス１１０によって、より具体的にはＮＶＭ集積回路デバイス１１０の処理デバイス１０３によって実施される。

図７を参照すると、動作７０１において、処理論理は論理アドレスを受信する。いくつかの実施形態では、ＮＶＭ ＩＣデバイス（例えば、図１ＡのＮＶＭ ＩＣデバイス１１０）のデコーダ（例えば、図１Ａ～図１Ｂのデコーダ１０６ａ）を介して論理アドレスを受信することができる。デコーダは、デコーダセット、例えば、図１Ａのデコーダ１０６ａ～１１１ａのうちの１つであり得る。デコーダは、ＮＶＭ ＩＣデバイスのルーティング回路（例えば、図１Ａ～図１Ｂのルーティング回路１０６ｂ）に関連付けることができる。いくつかの実施形態では、ルーティング回路は、ルーティング回路セット、例えば、図１Ａのルーティング回路１０６ｂ～１１１ｂのうちの１つであり得る。いくつかの実施形態では、処理論理は、ホストマイクロコントローラ（例えば、図１Ａのホストマイクロコントローラ１５１）からメモリアクセス要求のための論理アドレスを受信することができる。

動作７０３において、処理論理は論理アドレスを復号する。いくつかの実施形態では、論理アドレスを復号すると、論理アドレスに関連付けられたメモリアクセスの受け入れまたは拒否が生じる。いくつかの実施形態では、論理アドレスを復号するステップは、デコーダに関連付けられたプログラマブルレジスタ、例えば、図１Ａの１つまたは複数のプログラマブルレジスタ１０７のうち１つのプログラマブルレジスタに格納された値のセットを特定するステップを含む。いくつかの実施形態では、プログラマブルレジスタは、マルチビット値を格納することができる。いくつかの実施形態では、マルチビット値は、各デコーダ／ルーティング回路のすべてのプログラマブルレジスタにわたって共通の定数値であり得る。いくつかの実施形態では、マルチビット値は、各プログラマブルレジスタに固有の値であり得る。例えば、マルチビット値は、図６Ａに示すように、ベースフィールドおよびマスクフィールドを含むことができる。いくつかの実施形態では、ベースフィールドおよびマスクフィールドはそれぞれ、マルチビット値、例えば、６ビット値であり得る。図６Ａに示すように、デバイス６６１は、各ＮＶＭインタフェース０～５に対するベース値およびマスク値を格納することができる。例えば、デバイス６６１は、ＮＶＭインタフェース０のベースフィールド値０ｘ８００およびマスクフィールド値０ｘＤＦＣを格納することができる。デバイス６６１は、ＮＶＭインタフェース１のベースフィールド値０ｘ８０４およびマスクフィールド値０ｘＤＦＣを格納することができる。いくつかの実施形態では、図６Ａのアドレスマップ６０１は、線形構成モードのデバイス６６１～６６７を反映する。いくつかの実施形態では、図６Ａのアドレスマップ６０３は、ＳＯＴＡ－Ａおよび／またはＳＯＴＡ－Ｂ構成モードのデバイス６６１～６６７を反映する。いくつかの実施形態では、論理アドレスを復号するステップは、１つまたは複数のプログラマブルレジスタに格納されたマルチビット値（例えば、ベースフィールドおよびマスクフィールド）を特定するステップを含む。処理論理は、論理アドレスと各特定されたマルチビット値とを比較することができる。いくつかの実施形態では、論理アドレスを比較するステップは、特定された各マルチビット値に対して論理アドレスを評価するステップを含むことができ、ブール論理を使用する１つまたは複数の数式を使用するステップを含む。

動作７０５において、処理論理は、論理アドレスに関連付けられたデータを送信するためのルーティング回路を決定することができる。ルーティング回路を決定するステップは、論理アドレスを復号することに応答してルーティング回路を特定するステップを含むことができる。処理論理は、１つまたは複数の数式を使用して、特定された各マルチビット値に対して論理アドレスを評価した結果に基づいて、ルーティング回路を特定することができる。

動作７０７において、処理論理は、動作７０５で特定されたルーティング回路に論理アドレスに関連付けられたデータを送信する。いくつかの実施形態では、論理アドレスに関連付けられたデータを送信するステップは、ルーティング回路に関連付けられた物理領域にデータを送信するステップを含むことができる。いくつかの実施形態では、動作７０５に関して本明細書で上述したように、特定されたルーティング回路で特定されたデコーダは、受信した論理アドレスをさらに復号することができる。

さらに動作７０７において、処理論理は、動作７０５で特定されたルーティング回路に関連付けられたデコーダを使用して、論理アドレスをさらに復号することができる。いくつかの実施形態では、論理アドレスをさらに復号するステップは、デコーダ／ルーティング回路に関連付けられたプログラマブルレジスタに格納されたバンク選択フィールド値を特定するステップを含むことができる。図６Ｂに示すように、デバイス６６１は、各ＮＶＭインタフェース０～５に対するバンク選択値を格納することができる。例えば、デバイス６６１は、ＮＶＭインタフェース０に対してバンク選択ビット値１を格納することができる。いくつかの実施形態では、アドレスマップ６０１は、線形構成モードにあるデバイス６６１～６６７を表示することができる。いくつかの実施形態では、アドレスマップ６０３は、ＳＯＴＡ－Ａおよび／またはＳＯＴＡ－Ｂ構成モードにあるデバイス６６１～６６７を表示することができる。いくつかの実施形態では、プログラマブルレジスタ内のバンク選択フィールド値の特定に応答して、処理論理は、バンク選択フィールド値およびプログラマブルレジスタに格納されたマルチビット値を使用して論理アドレスを復号することができる。バンク選択フィールド値およびマルチビット値を使用して論理アドレスを復号するステップは、論理アドレスをバンク選択フィールド値およびマルチビット値に対して評価するステップを含むことができる。いくつかの実施形態では、バンク選択フィールド値およびマルチビット値に対して論理アドレスを評価するステップは、ブール論理を使用する数式を使用するステップを含む。論理アドレスを復号すると、ＮＶＭ ＩＣデバイスが分割される物理領域のうちの１つの物理領域を特定することができる。例えば、論理アドレスを復号すると、論理アドレスを送信するために図１Ｂの物理領域１０５ａまたは１０５ｂのうちの一方を特定することができる。

さらに動作７０７において、処理論理は、デコーダを使用して、論理アドレスをさらに復号し、動作７０５で特定された物理領域内の宛先アドレスを特定し、論理アドレスを送信することができる。いくつかの実施形態では、処理論理は、デコーダ／ルーティング回路に関連付けられたプログラマブルレジスタに格納されたバンクアドレスマスクフィールド値を特定することができる。図６Ｂに示すように、デバイス６６１は、各ＮＶＭインタフェース０～５に対するバンクアドレスマスクフィールド値を格納することができる。例えば、デバイス６６１は、ＮＶＭインタフェース０に対するバンクアドレスマスク値０ｘ１を格納することができる。いくつかの実施形態では、アドレスマップ６０１は、線形構成モードにあるデバイス６６１～６６７を表示することができる。いくつかの実施形態では、アドレスマップ６０３は、ＳＯＴＡ－Ａおよび／またはＳＯＴＡ－Ｂ構成モードにあるデバイス６６１～６６７を表示することができる。いくつかの実施形態では、プログラマブルレジスタ内のバンクアドレスマスクフィールド値の特定に応答して、処理論理は、プログラマブルレジスタに格納されたバンクアドレスマスクフィールド値およびマルチビット値を使用して論理アドレスを復号することができる。バンクアドレスマスクフィールド値およびマルチビット値を使用して論理アドレスを復号するステップは、論理アドレスをバンクアドレスマスクフィールド値およびマルチビット値に対して評価するステップを含むことができる。いくつかの実施形態では、バンクアドレスマスクフィールド値およびマルチビット値に対して論理アドレスを評価するステップは、ブール論理を使用する数式を使用するステップを含む。

さらに動作７０７において、処理論理は、デコーダを使用して、論理アドレスをさらに復号し、構成モードを特定することができる。いくつかの実施形態では、論理アドレスをさらに復号するステップは、デコーダ／ルーティング回路に関連付けられたプログラマブルレジスタに格納された構成モードフィールド値を特定するステップを含むことができる。各デバイスは、各ＮＶＭインタフェースの構成モードフィールド値を格納することができる。いくつかの実施形態では、構成モードフィールド値は１ビット値であり得る。いくつかの実施形態では、構成モードフィールド値が０である場合、デバイスは線形構成モードにある。いくつかの実施形態では、構成モードフィールド値が０または１である場合、デバイスはＳＯＴＡ－ＡまたはＳＯＴＡ－Ｂ構成モードにあり得る。

図８は、本明細書で説明される方法論のうちの任意の１つまたは複数をマシンに実施させるための命令セットが実行され得るコンピューティングシステム８００の例示的な形態のマシンの概略図を示す。代替的な実施態様では、マシンは、ＬＡＮ、イントラネット、エクストラネット、またはインターネット内の他のマシンに接続（例えば、ネットワーク接続）されてもよい。マシンは、クライアントサーバネットワーク環境におけるサーバまたはクライアントデバイスの能力で動作し、またはピアツーピア（または分散型の）ネットワーク環境におけるピアマシンとして動作することができる。マシンは、ホストコンピューティングシステムまたはコンピュータ、自動車用コンピューティングデバイス、サーバ、コントローラエリアネットワーク（ＣＡＮ）またはローカル相互接続ネットワーク（ＬＩＮ）などの自動車ネットワーク用のネットワークデバイス、またはそのマシンがとるべき動作を指定する命令セット（シーケンシャルまたはその他）を実行することができる任意のマシンであってもよい。さらに、単一のマシンのみが示されているが、「マシン（ｍａｃｈｉｎｅ）」という用語はまた、本明細書で説明される方法論のうちの任意の１つまたは複数を実施するための１つの命令セット（または複数のセット）を個別にまたは共同で実行するマシンの任意の集合も含むと解釈されるものとする。ページやセクションを変換する実施態様をコンピューティングシステム８００に実装することができる。

コンピューティングシステム８００は、処理デバイス８０２、メインメモリ８０４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ８０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）およびデータストレージデバイス８１８を含み、これらはバス８３０を介して互いに通信する。

処理デバイス８０２は、マイクロプロセッサ装置、中央処理装置などの処理デバイスのような１つまたは複数の汎用処理デバイスを表す。より具体的には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ装置、縮小命令セットコンピュータ（ＲＩＳＣ）マイクロプロセッサ装置、超長命令語（ＶＬＩＷ）マイクロプロセッサ装置、または他の命令セットを実装する処理デバイス、または命令セットの組合せを実装する処理デバイスであってもよい。処理デバイス８０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号処理デバイス（ＤＳＰ）、ネットワーク処理デバイスなどの１つまたは複数の専用処理デバイスであってもよい。一実施態様では、処理デバイス８０２は、１つまたは複数の処理デバイスコアを含むことができる。処理デバイス８０２は、本明細書で説明した動作を実施するための命令８２６を実行するように構成される。一実施態様では、処理デバイス８０２は、図１Ａおよび／または図１Ｂのシステム１００の一部であってもよい。

代替的に、コンピューティングシステム８００は、本明細書で説明する他の構成要素を含んでもよい。コンピューティングシステム８００は、ネットワーク８２０に通信可能に結合されたネットワークインタフェースデバイス８０８をさらに含むことができる。コンピューティングシステム８００はまた、ビデオディスプレイユニット８１０（例えば、液晶ディスプレイ（ＬＣＤ））、英数字入力デバイス８１２（例えば、キーボード）、カーソル制御デバイス８１４（例えば、マウス）、信号生成デバイス８１６（例えば、スピーカ）、または他の周辺デバイスを含むことができる。さらに、コンピューティングシステム８００は、グラフィックス処理ユニット８２２、ビデオ処理ユニット８２８およびオーディオ処理ユニット８３２を含むことができる。別の実施態様では、コンピューティングシステム８００は、チップセット（図示せず）を含むことができ、これは、処理デバイス８０２と連携するように設計され、処理デバイス８０２と外部デバイスとの間の通信を制御する集積回路、すなわち、チップのグループを指す。例えば、このチップセットは、処理デバイス８０２をメインメモリ８０４やグラフィックコントローラなどの超高速デバイスにリンクさせるとともに、処理デバイス８０２をＵＳＢ、ＰＣＩ、またはＩＳＡバスなどの周辺機器の低速周辺バスにリンクさせる、マザーボード上のチップセットであってもよい。

データストレージデバイス８１８は、本明細書に説明の方法論または機能のいずれか１つまたは複数を具現化する命令８２６が格納されたコンピュータ可読記憶媒体８２４を含むことができる。命令８２６はまた、完全にまたは少なくとも部分的に、命令８２６としてメインメモリ８０４内におよび／またはコンピューティングシステム８００による実行中に処理論理として処理デバイス８０２内に存在してもよく、メインメモリ８０４および処理デバイス８０２もまた、コンピュータ可読記憶媒体を構成する。

コンピュータ可読記憶媒体８２４はまた、図１Ａ～図１Ｂに関して説明したような、処理デバイス８０２および／または上記のアプリケーションを呼び出す方法を含むソフトウェアライブラリを利用する命令８２６を格納するためにも使用され得る。コンピュータ可読記憶媒体８２４は、例示的な実施態様では単一の媒体であるように示されているが、「コンピュータ可読記憶媒体（ｃｏｍｐｕｔｅｒ－ｒｅａｄａｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）」という用語は、１つまたは複数の命令セットを格納する単一の媒体または複数の媒体（例えば、集中型もしくは分散型データベース、並びに／または関連するキャッシュおよびサーバ）を含むと解釈されるべきである。「コンピュータ可読記憶媒体」という用語はまた、マシンによる実行のための命令セットを格納、符号化、または搬送することができ、マシンに実施態様の方法論のうちの任意の１つまたは複数を実施させる任意の媒体を含むと解釈されるものとする。したがって、「コンピュータ可読記憶媒体」という用語は、ソリッドステートメモリ、並びに光学および磁気媒体を含むが、これらに限定されないと解釈されるものとする。

上記の説明では、多数の詳細が記載されている。しかしながら、本開示の利益を有する当業者には、本開示の実施形態がこれらの具体的な詳細なしに実施され得ることは明らかであろう。いくつかの例では、説明を不明瞭にすることを避けるために、周知の構造およびデバイスを詳細ではなくブロック図形式で示している。

本明細書で使用されるモジュールとは、ハードウェア、ソフトウェアおよび／またはファームウェアの任意の組合せを指す。一例として、モジュールは、マイクロコントローラによって実行されるように適合されたコードを格納するための非一時的媒体と関連付けられた、マイクロコントローラなどのハードウェアを含む。したがって、一実施態様におけるモジュールへの言及は、非一時的媒体に保持されるコードを認識および／または実行するように具体的に構成されるハードウェアを指す。さらに、別の実施態様では、モジュールの使用は、マイクロコントローラによって実行されて所定の動作を実施するように、具体的に適合された、コードを含む非一時的媒体を指す。また、推測され得るように、さらに別の実施態様では、（この例では）モジュールという用語は、マイクロコントローラと非一時的媒体との組合せを指すことがある。別個のものとして図示されているモジュール境界は、一般的にさまざまであり、重複する可能性がある場合が多い。例えば、第１のモジュールと第２のモジュールは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せを共有することができるが、潜在的にいくつかの独立したハードウェア、ソフトウェア、またはファームウェアを保持することができる。一実施態様では、論理という用語の使用は、トランジスタ、レジスタなどのハードウェア、またはプログラマブル論理デバイスなどの他のハードウェアを含む。

一実施態様では、「構成された（ｃｏｎｆｉｇｕｒｅｄ ｔｏ）」という語句の使用は、指定または決定されたタスクを実施するための装置、ハードウェア、論理、または要素を配置、まとめる、製造、販売提供、インポートおよび／または設計することを指す。この例では、動作していない装置またはその要素は、指定されたタスクを実施するように設計、結合および／または相互接続されている場合、前記指定されたタスクを実施するように依然として「構成されて」いる。純粋に例示的な例として、論理ゲートは、動作中に０または１を提供することができる。しかし、イネーブル信号をクロックに提供するように「構成された」論理ゲートは、１または０を提供し得るすべての潜在的な論理ゲートを含むわけではない。その代わりに、論理ゲートは、動作中に１または０出力がクロックを有効にするように、何らかの方法で結合されているものである。ここでも、「構成された」という用語の使用は動作を必要としないが、その代わりに、装置、ハードウェアおよび／または要素の潜在的な状態に焦点を当て、潜在的な状態では、装置、ハードウェアおよび／または要素は、装置、ハードウェアおよび／または要素が動作しているときに特定のタスクを実施するように設計されていることに留意されたい。

さらに、一実施態様では、「する（ｔｏ）」、「することができる（ｃａｐａｂｌｅ ｏｆ／ｔｏ）」および／または「するように動作可能である（ｏｐｅｒａｂｌｅ ｔｏ）」という語句の使用は、指定された方法で装置、論理、ハードウェアおよび／または要素の使用を可能にするように設計されたいくつかの装置、論理、ハードウェアおよび／または要素を指す。上記のように、一実施態様では、「する」、「することができる」、または「するように動作可能である」の使用は、装置、論理、ハードウェアおよび／または要素の潜在的な状態を指し、装置、論理、ハードウェアおよび／または要素は動作しないが、指定された方法で装置の使用を可能にするように設計されていることに留意されたい。

本明細書で使用される値には、数値、状態、論理状態、または２進数論理状態の任意の既知の表現が含まれる。多くの場合、論理レベル、論理値（ｌｏｇｉｃ ｖａｌｕｅｓ）、すなわち、論理値（ｌｏｇｉｃａｌ ｖａｌｕｅｓ）の使用は、１および０とも呼ばれ、単に２進数論理状態を表す。例えば、「１」は高論理レベル、「０」は低論理レベルを意味する。一実施態様では、トランジスタまたはフラッシュセルなどのストレージセルは、単一の論理値または複数の論理値を保持することが可能であり得る。しかしながら、コンピュータシステムにおける値の他の表現が使用されてきた。例えば、１０進数の１０は、２進数の１０１０および１６進数のＡと表され得る。したがって、値には、コンピュータシステムで保持することが可能な情報の任意の表現が含まれる。

詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する演算のアルゴリズムおよび記号表現の観点から提示される。これらのアルゴリズムによる記述や表現は、データ処理技術の当業者が、仕事の内容を他の当業者に最も効果的に伝えるために使用する手段である。アルゴリズムは、ここでは一般に、所望の結果をもたらす自己矛盾のない一連のステップであると考えられる。このステップは、物理量の物理的操作を必要とするものである。通常、これらの量は、必ずしもそうではないが、格納、転送、結合、比較およびその他の操作が可能な電気信号または磁気信号の形態をとる。これらの信号をビット、値、要素、記号、文字、用語、数字などとして参照することは、主に一般的な使用上の理由から、時には便利であることが証明されている。

しかしながら、これらの用語や類似の用語はすべて、適切な物理量と関連付けられるべきであり、これらの量に適用される便利なラベルにすぎないことを念頭に置く必要がある。上記の説明から明らかなように特に明記しない限り、説明全体を通して、「受信する（ｒｅｃｅｉｖｉｎｇ）」、「調整する（ａｄｊｕｓｔｉｎｇ）」などの用語を利用した説明は、コンピューティングシステムのレジスタおよびメモリ内の物理（例えば、電子）量として表されるデータを操作し、コンピューティングシステムのメモリもしくはレジスタまたは他のそのような情報記憶装置、伝送装置もしくは表示装置内の物理量として同様に表される他のデータに変換するコンピューティングシステムまたは同様の電子コンピューティングデバイスの動作およびプロセスを指すことが理解される。

本明細書では、「例（ｅｘａｍｐｌｅ）」または「例示的（ｅｘｅｍｐｌａｒｙ）」という言葉は、例、実例、または例示として役立つことを意味するために使用される。「例」または「例示的」として本明細書に記載された態様または設計は、必ずしも他の態様または設計よりも好ましいまたは有利であると解釈されるべきではない。むしろ、「例」または「例示的」という用語の使用は、概念を具体的に提示することを意図している。本出願で使用される場合、「または（ｏｒ）」という用語は、排他的な「または」ではなく包括的な「または」を意味することを意図している。すなわち、別段の指定がない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを含む」は、当然の包含的並べ替えのうちいずれかを意味することを意図している。すなわち、ＸがＡを含む場合、ＸがＢを含む場合、またはＸがＡとＢの両方を含む場合、前述のいずれの場合にも、「ＸはＡまたはＢを含む」が満たされることになる。さらに、本出願および添付の請求項の中で使用される冠詞「１つの（ａ）」および「１つの（ａｎ）」は、特に指定されない限り、または文脈から単数形を対象とすることが明らかでない限り、一般に「１つまたは複数」を意味すると解釈されるべきである。さらに、全体を通して「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という用語の使用は、そのように説明されない限り、同じ実施形態を意味することを意図していない。

本明細書に記載の実施形態は、本明細書の動作を実施するための装置にも関連し得る。この装置は、必要な目的のために特別に構成されてもよく、またはその中に格納されたファームウェアによって選択的に起動または再構成される汎用ハードウェアを備えてもよい。そのようなファームウェアは、ＮＶＭ、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、または電子命令を格納するのに適した任意のタイプの媒体などの非一時的コンピュータ可読記憶媒体に格納することができるが、これらに限定されない。「コンピュータ可読記憶媒体（ｃｏｍｐｕｔｅｒ－ｒｅａｄａｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）」という用語は、１つまたは複数の命令セットを格納する単一の媒体または複数の媒体を含むと解釈されるべきである。「コンピュータ可読媒体（ｃｏｍｐｕｔｅｒ－ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）」という用語はまた、ハードウェアによって実行するための命令セットを格納、符号化、または搬送することができ、ハードウェアに本実施形態の方法論のうちの任意の１つまたは複数を実施させる任意の媒体を含むと解釈されるものとする。したがって、「コンピュータ可読記憶媒体（ｃｏｍｐｕｔｅｒ－ｒｅａｄａｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）」という用語は、ソリッドステートメモリ、光学媒体、電磁媒体、ハードウェアによる実行のための命令セットを格納することができ、ハードウェアに本実施形態の方法論のうちの任意の１つまたは複数を実施させる任意の媒体を含むが、これらに限定されないと解釈されるものとする。

上記の説明では、本開示のいくつかの実施形態の理解を深めるために、特定のシステム、構成要素、方法などの例など、多数の具体的な詳細が示されている。しかしながら、当業者には、本開示の少なくともいくつかの実施形態がこれらの具体的な詳細なしで実施され得ることは明らかであろう。他の例では、本開示を不必要に曖昧にしないために、周知の構成要素や方法は詳細に説明されないか、または単純なブロック図形式で提示される。したがって、上記の具体的な詳細は単なる例示である。特定の実施形態は、これらの例示的な詳細とは異なり、依然として本開示の範囲内にあると考えられる。

上記の説明は例示を意図しており、限定を意図していないことを理解されたい。多くの他の実施形態は、上記の説明を読み理解すれば、当業者には明らかであろう。したがって、本開示の範囲は、添付の請求項を参照し、このような請求項が権利を有する均等物の全範囲と共に決定されるべきである。

上記の説明では、説明の目的のために、本開示の完全な理解を提供するために、多くの具体的な詳細が記載されている。しかしながら、当業者には、本開示がこれらの具体的な詳細なしで実施され得ることは明らかであろう。他の例では、周知の回路、構造および技術は詳細には示されておらず、むしろこの説明の理解を不必要に不明瞭にすることを避けるためにブロック図で示されている。

「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への説明における言及は、その実施形態に関連して説明される特定の特徴、構造、または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。本明細書のさまざまな箇所に位置する「一実施形態では（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という語句は、必ずしも同じ実施形態を指すとは限らない。

Claims (20)

1. 不揮発性メモリ（ＮＶＭ）集積回路デバイスであって、前記ＮＶＭ集積回路デバイスは、
   処理デバイスと、
   第１の物理領域と第２の物理領域とに分割されたメモリセルのＮＶＭアレイと、
   複数のルーティング回路と、
   第１のルーティング回路に関連付けられた第１のデコーダと、
   第２のルーティング回路に関連付けられた第２のデコーダと、
   前記複数のルーティング回路に結合された第１のプログラマブルレジスタであって、前記第１のプログラマブルレジスタは、第１のマルチビット値を格納し、前記第１のマルチビット値は、前記第１のデコーダに関連付けられた第１のアドレスレンジを構成するように前記処理デバイスによってプログラムされる、第１のプログラマブルレジスタと、
   前記複数のルーティング回路に結合された第２のプログラマブルレジスタであって、前記第２のプログラマブルレジスタは、第２のマルチビット値を格納し、前記第２のマルチビット値は、前記第２のデコーダに関連付けられた第２のアドレスレンジを構成するように前記処理デバイスによってプログラムされる、第２のプログラマブルレジスタと、
   を備えるＮＶＭ集積回路デバイス。
2. 前記第１のマルチビット値は、第１のベースフィールドおよび第１のマスクフィールドを備える、
   請求項１に記載のＮＶＭ集積回路デバイス。
3. 前記第１のデコーダは、論理アドレスを受信し、前記第１のマルチビット値を使用して前記論理アドレスを復号し、前記論理アドレスに関連付けられたメモリアクセスを受け入れるか拒否する、
   請求項１に記載のＮＶＭ集積回路デバイス。
4. 前記第１のデコーダは、
   論理アドレスを受信し、
   前記論理アドレスと前記第１のマルチビット値および前記第２のマルチビット値とを比較し、
   前記論理アドレスと前記第１のマルチビット値および前記第２のマルチビット値とを比較することに応答して、前記論理アドレスに関連付けられたデータを送信するための前記第１のルーティング回路および前記第２のルーティング回路のうち１つのルーティング回路を決定し、
   前記論理アドレスに関連付けられた前記データを前記ルーティング回路に送信する、
   請求項１に記載のＮＶＭ集積回路デバイス。
5. 前記第１のデコーダが前記論理アドレスに関連付けられた前記メモリアクセスを受け入れることに応答して、前記第１のデコーダは、
   前記第１のマルチビット値および第１のバンク選択フィールドを使用して前記論理アドレスをさらに復号し、前記第１の物理領域および前記第２の物理領域のうちの１つの物理領域を特定し、前記論理アドレスに関連付けられたデータを送信し、前記第１のプログラマブルレジスタは、前記第１のバンク選択フィールドをさらに格納する、
   請求項３に記載のＮＶＭ集積回路デバイス。
6. 前記論理アドレスを復号するステップは、構成モードフィールドを使用するステップをさらに含み、前記第１のプログラマブルレジスタは、前記構成モードフィールドをさらに格納する、
   請求項５に記載のＮＶＭ集積回路デバイス。
7. 前記第１のデコーダが前記論理アドレスに関連付けられた前記メモリアクセスを受け入れることに応答して、前記第１のデコーダは、
   前記第１のマルチビット値および第１のバンクアドレスマスクフィールドを使用して前記論理アドレスをさらに復号し、前記物理領域内の宛先アドレスを特定し、前記第１のプログラマブルレジスタは、前記第１のバンクアドレスマスクフィールドをさらに格納する、
   請求項５に記載のＮＶＭ集積回路デバイス。
8. 方法であって、前記方法は、
   第１のデコーダによって、論理アドレスを受信するステップであって、前記第１のデコーダは、不揮発性メモリ（ＮＶＭ）集積回路デバイスに含まれる複数のルーティング回路のうち第１のルーティング回路に関連付けられるステップと、
   前記論理アドレスを復号するステップであって、前記論理アドレスに関連付けられたメモリアクセスを受け入れるか拒否するステップと、
   前記論理アドレスを復号するステップに応答して、前記論理アドレスに関連付けられたデータを送信するための前記複数のルーティング回路のうちの１つのルーティング回路を決定するステップと、
   前記論理アドレスに関連付けられた前記データを前記ルーティング回路に送信するステップと、
   を含む方法。
9. 前記論理アドレスを復号するステップは、
   前記複数のルーティング回路に結合された第１のプログラマブルレジスタ内の第１のベースフィールドおよび第１のマスクフィールドを含む第１のマルチビット値を特定するステップと、
   前記複数のルーティング回路に結合された第２のプログラマブルレジスタ内の第２のベースフィールドおよび第２のマスクフィールドを含む第２のマルチビット値を特定するステップと、
   前記論理アドレスと前記第１のマルチビット値および前記第２のマルチビット値とを比較するステップと、
   をさらに含む、
   請求項８に記載の方法。
10. 前記第１のベースフィールドおよび前記第１のマスクフィールドは、各々、前記ＮＶＭ集積回路デバイスの処理デバイスによって前記プログラマブルレジスタにプログラムされる、
    請求項９に記載の方法。
11. 前記プログラマブルレジスタは、プロテクト付きレジスタである、
    請求項９に記載の方法。
12. 前記方法は、前記論理アドレスに関連付けられた前記メモリアクセスを受け入れるステップに応答して、第１のマルチビット値および第１のバンク選択フィールドを使用して前記論理アドレスを前記第１のデコーダによって復号し、前記ＮＶＭ集積回路デバイスの第１の物理領域および第２の物理領域のうちの１つの物理領域を特定し、前記論理アドレスに関連付けられた前記データを送信するステップをさらに含み、
    前記第１のマルチビット値および前記第１のバンク選択フィールドは、前記複数のルーティング回路に結合されたプログラマブルレジスタ内に格納される、
    請求項８に記載の方法。
13. 前記方法は、構成モードフィールドを使用して前記論理アドレスを復号するステップをさらに含み、
    前記構成モードフィールドは、前記プログラマブルレジスタに格納される、
    請求項１２に記載の方法。
14. 前記方法は、前記論理アドレスに関連付けられた前記メモリアクセスを受け入れるステップに応答して、前記第１のデコーダによって、前記第１のマルチビット値および第１のバンクアドレスマスクフィールドを使用して前記論理アドレスを復号し、前記物理領域内の宛先アドレスを特定するステップをさらに含み、
    前記第１のバンクアドレスマスクフィールドは、前記プログラマブルレジスタに格納される、
    請求項１２に記載の方法。
15. ホストマイクロコントローラと、
    前記ホストマイクロコントローラに結合された不揮発性メモリ（ＮＶＭ）集積回路デバイスと、
    を備えるシステムであって、
    前記不揮発性メモリ（ＮＶＭ）集積回路デバイスは、
    処理デバイスと、
    第１の物理領域と第２の物理領域とに分割されたメモリセルのＮＶＭアレイと、
    複数のルーティング回路と、
    第１のルーティング回路に関連付けられた第１のデコーダと、
    第２のルーティング回路に関連付けられた第２のデコーダと、
    前記複数のルーティング回路に結合された第１のプログラマブルレジスタであって、前記第１のプログラマブルレジスタは、第１のマルチビット値を格納し、前記第１のマルチビット値は、前記第１のデコーダに関連付けられた第１のアドレスレンジを構成するように前記処理デバイスによってプログラムされる、第１のプログラマブルレジスタと、
    前記複数のルーティング回路に結合された第２のプログラマブルレジスタであって、前記第２のプログラマブルレジスタは、第２のマルチビット値を格納し、前記第２のマルチビット値は、前記第２のデコーダに関連する第２のアドレスレンジを構成するように前記処理デバイスによってプログラムされる、第２のプログラマブルレジスタと、
    を備える、
    システム。
16. 前記第１のマルチビット値は、第１のベースフィールドおよび第１のマスクフィールドを含む、
    請求項１５に記載のシステム。
17. 前記第１のデコーダは、論理アドレスを受信し、前記第１のマルチビット値を使用して前記論理アドレスを複号し、前記論理アドレスに関連付けられたメモリアクセスを受け入れるか拒否する、
    請求項１６に記載のシステム。
18. 前記第１のデコーダは、
    論理アドレスを受信し、
    前記論理アドレスと前記第１のマルチビット値および前記第２のマルチビット値とを比較し、
    前記論理アドレスと前記第１のマルチビット値および前記第２のマルチビット値とを比較することに応答して、前記論理アドレスに関連付けられたデータを送信するための前記第１のルーティング回路および前記第２のルーティング回路のうち１つのルーティング回路を決定し、
    前記論理アドレスに関連付けられた前記データを前記ルーティング回路に送信する、
    請求項１５に記載のシステム。
19. 前記第１のデコーダが前記論理アドレスに関連付けられた前記メモリアクセスを受け入れることに応答して、前記第１のデコーダは、
    前記第１のマルチビット値および第１のバンク選択フィールドを使用して前記論理アドレスをさらに復号し、前記第１の物理領域および前記第２の物理領域のうちの１つの物理領域を特定し、前記論理アドレスに関連付けられたデータを送信し、前記第１のプログラマブルレジスタが前記第１のバンク選択フィールドをさらに格納する、
    請求項１７に記載のシステム。
20. 前記第１のデコーダが前記論理アドレスに関連付けられた前記メモリアクセスを受け入れることに応答して、前記第１のデコーダは、
    前記第１のマルチビット値および第１のバンクアドレスマスクフィールドを使用して前記論理アドレスをさらに復号し、前記物理領域内の宛先アドレスを特定し、
    前記第１のプログラマブルレジスタは、前記第１のバンクアドレスマスクフィールドをさらに格納する、
    請求項１９に記載のシステム。

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