JPS5878234A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS5878234A JPS5878234A JP17636081A JP17636081A JPS5878234A JP S5878234 A JPS5878234 A JP S5878234A JP 17636081 A JP17636081 A JP 17636081A JP 17636081 A JP17636081 A JP 17636081A JP S5878234 A JPS5878234 A JP S5878234A
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- JP
- Japan
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- circuit
- microprogram
- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は内蔵されたマイクロプログラムに従って動作す
るマイクロプログラム制御装置に関するもので、特に内
蔵されたマイクロプログラムの変更方式を行なうことが
できるマイクロプログラム制御装置に関するものである
。
るマイクロプログラム制御装置に関するもので、特に内
蔵されたマイクロプログラムの変更方式を行なうことが
できるマイクロプログラム制御装置に関するものである
。
一般に、マイクロプログラムを内蔵した読出し専用メモ
リを有するマイクロプログラム制御装置において、上記
内蔵されたマイクロプログラムの一部を変更する場合が
ある。従来、この様な場合。
リを有するマイクロプログラム制御装置において、上記
内蔵されたマイクロプログラムの一部を変更する場合が
ある。従来、この様な場合。
変更を必要とするマイクロ命令の記憶されているＲＯＭ
のアドレス情報を一命令毎に記憶し比較する方法と、変
更を必要とする一連のマイクロプログラムの％最初のア
ドレスと変更すべき語数を記憶する方法とがあった。
のアドレス情報を一命令毎に記憶し比較する方法と、変
更を必要とする一連のマイクロプログラムの％最初のア
ドレスと変更すべき語数を記憶する方法とがあった。
前者はその変更可能語数に応じ莫大な比較回路を必要と
するうえ、変更を必要とするマイクロ命令数と変更すべ
きマイクロ命令の数は同一でなければならなかった。一
方、後者は前者に比ベハードウエア量が少ないうえ、変
更を必要とするマイクロ命令の数と変更すべきマイクロ
命令の数が同一である必要はないが、変更すべき一連の
マイクロプログラムの途中からのジャンプ命令、リター
ン付きジャンプ命令を用いることができず、変更時のプ
ログラミングに制約を与えていた。
するうえ、変更を必要とするマイクロ命令数と変更すべ
きマイクロ命令の数は同一でなければならなかった。一
方、後者は前者に比ベハードウエア量が少ないうえ、変
更を必要とするマイクロ命令の数と変更すべきマイクロ
命令の数が同一である必要はないが、変更すべき一連の
マイクロプログラムの途中からのジャンプ命令、リター
ン付きジャンプ命令を用いることができず、変更時のプ
ログラミングに制約を与えていた。
本発明の目的はジャンプ命令、戻シアドレス格納形ジャ
ンプ命令を含むマイクロゾログラムの変更をも可能にし
たマイクロプログラム制御装置を提供することである。
ンプ命令を含むマイクロゾログラムの変更をも可能にし
たマイクロプログラム制御装置を提供することである。
本発明の他の目的は変更すべき語数を記憶することなく
マイクロプログラムの変更を行なえるマイクロプログラ
ム制御装置を提供することである。
マイクロプログラムの変更を行なえるマイクロプログラ
ム制御装置を提供することである。
本発明によれば、アドレス情報を制御するアドレスレジ
スタ１とマイクロプログラムを記憶する読出し専用メモ
リと該読出し専用メモリに記憶されているマイクロプロ
グラムのうち変更を必要とする一連のマイクロプログラ
ムのスタートアドレスを設定するアドレス設定回路と上
記変更を必要とする一連のマイクロプログラムに対応す
る変更された一連のマイクロプログラムを設定する・ぐ
ッチ語設定回路と該パッチ語設定回路内部のアドレス情
報を制御するアドレスレジスタ２と上記アドレスレジス
タ１と上記アドレス設定回路の出力を比較する比較回路
と上記読出し専用メモリの出力と上記パッチ語設定回路
の出力のいずれかを選択、する選択回路と、変更された
マイクロプログラムの実行中であることを示すパッチモ
ードを設定し。
スタ１とマイクロプログラムを記憶する読出し専用メモ
リと該読出し専用メモリに記憶されているマイクロプロ
グラムのうち変更を必要とする一連のマイクロプログラ
ムのスタートアドレスを設定するアドレス設定回路と上
記変更を必要とする一連のマイクロプログラムに対応す
る変更された一連のマイクロプログラムを設定する・ぐ
ッチ語設定回路と該パッチ語設定回路内部のアドレス情
報を制御するアドレスレジスタ２と上記アドレスレジス
タ１と上記アドレス設定回路の出力を比較する比較回路
と上記読出し専用メモリの出力と上記パッチ語設定回路
の出力のいずれかを選択、する選択回路と、変更された
マイクロプログラムの実行中であることを示すパッチモ
ードを設定し。
上記アドレスレジスタ２の初期値の制御を行う・セッチ
モード設定回路と、上記の比較回路から出力されるアド
レス一致信号と実行中のマイクロ命令がノヤンゾ命令又
は戻シアドレス格納形ジャンノ命令であることを示す信
号を受け、上記アドレスレジスタ１への書替え禁止情報
と、上記選択回路への選択信号と上記ツク、チモード設
定回路へのセット情報及びリセット情報とを出力するマ
イクロプログラム変更制御回路をもち、上記選択回路の
出力を実行マイクロ命令とするマイクロプログラム制御
装置が得られる。
モード設定回路と、上記の比較回路から出力されるアド
レス一致信号と実行中のマイクロ命令がノヤンゾ命令又
は戻シアドレス格納形ジャンノ命令であることを示す信
号を受け、上記アドレスレジスタ１への書替え禁止情報
と、上記選択回路への選択信号と上記ツク、チモード設
定回路へのセット情報及びリセット情報とを出力するマ
イクロプログラム変更制御回路をもち、上記選択回路の
出力を実行マイクロ命令とするマイクロプログラム制御
装置が得られる。
以下２図面を参照して本発明の一実施例に係るマイクロ
プログラム制御装置を説明する。この実施例では、変更
可能な一連のマイクロプログラムが最大８ワードー組で
、アドレス及びマイクロ命令がそれぞれ１０ビツト及び
１６ビツトの場合の例である。
プログラム制御装置を説明する。この実施例では、変更
可能な一連のマイクロプログラムが最大８ワードー組で
、アドレス及びマイクロ命令がそれぞれ１０ビツト及び
１６ビツトの場合の例である。
図において２本発明に係るマイクロプログラム制御装置
はマイクロ命令のアドレスを保持するアドレスレジスタ
（以下、 ＭＡＲ） １及びＭＡＲ１にアドレス情報線
１００を介して接続された読出し専用記憶回路（以下、
ＲＯＭ ） Ｉ Ｏとを備えている。
はマイクロ命令のアドレスを保持するアドレスレジスタ
（以下、 ＭＡＲ） １及びＭＡＲ１にアドレス情報線
１００を介して接続された読出し専用記憶回路（以下、
ＲＯＭ ） Ｉ Ｏとを備えている。
ここで、 ＲＯＭ １０は１０２４ワード×１６ビツト
の容量を有している。また、 ＭＡＲ１は通常の制御装
置と同様に、中央処理装置（ＣＦＩＵ ）と接続されて
いる。ＲＯＭ １０は１６ビツトの読出し情報線３００
を通してＭＡＲ１で指定されたアドレスから読み出され
たマイクロ命令を送出する。
の容量を有している。また、 ＭＡＲ１は通常の制御装
置と同様に、中央処理装置（ＣＦＩＵ ）と接続されて
いる。ＲＯＭ １０は１６ビツトの読出し情報線３００
を通してＭＡＲ１で指定されたアドレスから読み出され
たマイクロ命令を送出する。
一方、この制御装置には、・ぐッチモードで動作する際
に、変更すべきマイクロプログラムの先頭アドレスを格
納する第１の記憶回路、即ち、アドレス設定回路２０が
設けられている。第１の記憶回路２０からの比較アドレ
ス情報線１０１はアドレス情報線１００と共に、アドレ
ス比較回路３０に接続されておシ、アドレス比較回路３
０は・ぐッチモードの際、アドレス比較を行なう。
に、変更すべきマイクロプログラムの先頭アドレスを格
納する第１の記憶回路、即ち、アドレス設定回路２０が
設けられている。第１の記憶回路２０からの比較アドレ
ス情報線１０１はアドレス情報線１００と共に、アドレ
ス比較回路３０に接続されておシ、アドレス比較回路３
０は・ぐッチモードの際、アドレス比較を行なう。
変更すべきマイクロプログラムを格納するために、８ワ
ード×１６ビツトの第２の記憶回路、即ち、・ぐッチ語
設定回路２１が備えられておシ、この記憶回路２１の各
内部アドレスはアドレスレノスタとして動作する３ビツ
トのシフトレジスタ４０から、内部アドレス情報線１０
２を介して指定される。第２の記憶回路２１の出力線３
０１はＲＯＭ１０の読出し情報線３００と共に２選択回
路（以下、 ＭＰＸ ） ４１に接続されておシ、 Ｍ
ＰＸ ４１は後述する形式でＲＯＭ １０及び第２の記
憶回路２１からの出力を選択して、読出し情報線６００
を通して出力信号を送出する。
ード×１６ビツトの第２の記憶回路、即ち、・ぐッチ語
設定回路２１が備えられておシ、この記憶回路２１の各
内部アドレスはアドレスレノスタとして動作する３ビツ
トのシフトレジスタ４０から、内部アドレス情報線１０
２を介して指定される。第２の記憶回路２１の出力線３
０１はＲＯＭ１０の読出し情報線３００と共に２選択回
路（以下、 ＭＰＸ ） ４１に接続されておシ、 Ｍ
ＰＸ ４１は後述する形式でＲＯＭ １０及び第２の記
憶回路２１からの出力を選択して、読出し情報線６００
を通して出力信号を送出する。
更に、この実施例に係るマイクロプログラム制御装置は
アドレス比較回路３０からアドレス−数情報ＣＯを受け
、マイクロプログラム変更に必要な制御を行なうマイク
ロプログラム変更制御回路（以下、単に、制御回路と呼
ぶ）５０及びこの制御回路５０から与えられるセット信
号ＳＥｓ！Ｊセット信号ＲＥにしたがってシフトレジス
タ４０を制御する・クツチモードフリップフロッ７’ｌ
ｔ下、ノぐツチモードＦ／Ｆ ）即ち、ノヤッチモード
設定回路６０とを備えている。したがって、セット信号
ＳＥ及びリセット信号ＲＥはｉＲッチモードを制御する
ための制御信号として役立っている。
アドレス比較回路３０からアドレス−数情報ＣＯを受け
、マイクロプログラム変更に必要な制御を行なうマイク
ロプログラム変更制御回路（以下、単に、制御回路と呼
ぶ）５０及びこの制御回路５０から与えられるセット信
号ＳＥｓ！Ｊセット信号ＲＥにしたがってシフトレジス
タ４０を制御する・クツチモードフリップフロッ７’ｌ
ｔ下、ノぐツチモードＦ／Ｆ ）即ち、ノヤッチモード
設定回路６０とを備えている。したがって、セット信号
ＳＥ及びリセット信号ＲＥはｉＲッチモードを制御する
ための制御信号として役立っている。
ここで、制御回路５０には、前述したアドレス−数情報
ＣＯのほかに、 ＣＰＵから通常の形式で、実行中のマ
イクロ命令がジャンプ命令であることを示す第１の指示
信号ＪＭと、実行中のマイクロ命令が戻シアドレス格納
形ジャンプ命令であることを示す第２の指示信号ＲＪＭ
とが与えられる。制御回路５０はアドレス−数情報ＣＯ
を受けると、書替え禁止情報ＩＨをＭＡＲ１に送出し、
ＭＡＲ１の内容の書替えを禁止すると共に、 ＭＰＸ
４１に対して、切換信号ＳＷを与え、 ＭＰＸ ４１
に第２の記憶回路２１からの、出力を選択させる。
ＣＯのほかに、 ＣＰＵから通常の形式で、実行中のマ
イクロ命令がジャンプ命令であることを示す第１の指示
信号ＪＭと、実行中のマイクロ命令が戻シアドレス格納
形ジャンプ命令であることを示す第２の指示信号ＲＪＭ
とが与えられる。制御回路５０はアドレス−数情報ＣＯ
を受けると、書替え禁止情報ＩＨをＭＡＲ１に送出し、
ＭＡＲ１の内容の書替えを禁止すると共に、 ＭＰＸ
４１に対して、切換信号ＳＷを与え、 ＭＰＸ ４１
に第２の記憶回路２１からの、出力を選択させる。
更に、制御回路５０はアドレス−数情報ＣＯを受けて、
セット信号ＳＥを７９ツチモードＦ／Ｆ ６０にパッチ
モード信号ＭＯを送出させる。この結果、シフトレジス
タ４０はリセットされ２次の指示があるまで、カウント
アツプされ、内部アドレスを順次第２の記憶装置２１に
供給する。制御回路５０は第１の指示信号ＪＭを受ける
と、リセット信号ＲＥを７９、チモードＦ／Ｆ ６０に
送’） ＋ ”ッチモード信号ＭＯを解除し、シフトレ
ジスタ４０をリセット状朝にする。尚、第２の指示信号
ＲＪＭが与えられても。
セット信号ＳＥを７９ツチモードＦ／Ｆ ６０にパッチ
モード信号ＭＯを送出させる。この結果、シフトレジス
タ４０はリセットされ２次の指示があるまで、カウント
アツプされ、内部アドレスを順次第２の記憶装置２１に
供給する。制御回路５０は第１の指示信号ＪＭを受ける
と、リセット信号ＲＥを７９、チモードＦ／Ｆ ６０に
送’） ＋ ”ッチモード信号ＭＯを解除し、シフトレ
ジスタ４０をリセット状朝にする。尚、第２の指示信号
ＲＪＭが与えられても。
・ぐッチモードＦ／Ｆ ６０はリセットされない。
次に９図面を参照して、 ＲＯＭ １０に記憶されてい
るマイクロプログラムの特定アドレス（ここでは、ａ番
地とする）からｎ（ｎ≦７）ワードのマイクロプログラ
ムを変更する必要が生じた場合の動作を説明する。この
場合、まず、第１の記憶回路２０に特定アドレ２．が記
憶される。−力筒２の記憶回路２１に変更すべきマイク
ロプログラムが記憶され、マイクロプログラムの最後に
戻るべきＲＯＭ １０のアドレスへのジャンプ命令が記
憶される。
るマイクロプログラムの特定アドレス（ここでは、ａ番
地とする）からｎ（ｎ≦７）ワードのマイクロプログラ
ムを変更する必要が生じた場合の動作を説明する。この
場合、まず、第１の記憶回路２０に特定アドレ２．が記
憶される。−力筒２の記憶回路２１に変更すべきマイク
ロプログラムが記憶され、マイクロプログラムの最後に
戻るべきＲＯＭ １０のアドレスへのジャンプ命令が記
憶される。
上述した状態で、 ＭＡＲ１に読出すべきアドレスがセ
ットされ、アドレス情報線１００を介してＲＯＭ １０
及びアドレス゛比較回路３０に与えられる。
ットされ、アドレス情報線１００を介してＲＯＭ １０
及びアドレス゛比較回路３０に与えられる。
ＲＯＭ １０はＭＡＲ１にセットされたアドレスによっ
てアクセスされ、アドレス比較回路３０はＭＡＲ１及び
第１の記憶回路２０に保持されたアドレスを比較する。
てアクセスされ、アドレス比較回路３０はＭＡＲ１及び
第１の記憶回路２０に保持されたアドレスを比較する。
両アドレスが一致しない場合９通常の動作と同様に、Ｒ
ＯＭ １０から読み出されたマイクロプログラムの各マ
イクロ命令がＭＰＸ ４１を介して読出し情報線６００
を通して送り出される。
ＯＭ １０から読み出されたマイクロプログラムの各マ
イクロ命令がＭＰＸ ４１を介して読出し情報線６００
を通して送り出される。
一方、 ＭＡＲ１及び第１の記憶回路に保持されたアド
レスが一致すると、アドレス比較回路３０はアドレス−
数情報ＣＯを制御回路５０に送出する。
レスが一致すると、アドレス比較回路３０はアドレス−
数情報ＣＯを制御回路５０に送出する。
制御回路３０はアドレス−数情報ＣＯを受けると。
ＭＡＲｌへ書替え禁止情報ＩＨを出力し、その内容を保
持させると共に、セット信号ＳＥをパッチモードＦ／Ｆ
６０に与えて、これをセット状態にし、且つ。
持させると共に、セット信号ＳＥをパッチモードＦ／Ｆ
６０に与えて、これをセット状態にし、且つ。
ＭＰＸ ４１に切換信号ＳＷを供給して入力線３０１を
氷 選択させる。この結果、シフトレジスタ４０〆ｉｅ、チ
モード信号ＭＯによりリセットされ、初期値に相当する
内部アドレスを第２の記憶回路２１に供給する。前述し
たように、 ＭＰＸ ４１は入力線３０１を選択してい
るから、第２の記憶回路２１から読み出されたマイクロ
命令がＭＰＸ ４１を通して送出される。シフトレジス
タ４０は前述した状態が継続している間９次の指示があ
るまで、内部アドレスをカウントアツプされるから、第
２の記憶回路２１からのマイクロプログラムが実行され
ることになる。
氷 選択させる。この結果、シフトレジスタ４０〆ｉｅ、チ
モード信号ＭＯによりリセットされ、初期値に相当する
内部アドレスを第２の記憶回路２１に供給する。前述し
たように、 ＭＰＸ ４１は入力線３０１を選択してい
るから、第２の記憶回路２１から読み出されたマイクロ
命令がＭＰＸ ４１を通して送出される。シフトレジス
タ４０は前述した状態が継続している間９次の指示があ
るまで、内部アドレスをカウントアツプされるから、第
２の記憶回路２１からのマイクロプログラムが実行され
ることになる。
次に、上述した・ぐッチモード状態から通常状態に戻る
動作について説明する。この様な戻シ動作は実行される
マイクロ命令がジャンプ命令の場合及び実行されるマイ
クロ命令が戻りアドレス格納形ジャンプ命令の場合に行
なわれる。
動作について説明する。この様な戻シ動作は実行される
マイクロ命令がジャンプ命令の場合及び実行されるマイ
クロ命令が戻りアドレス格納形ジャンプ命令の場合に行
なわれる。
まず、ジャンプ命令の場合には、第１の指示信号ＪＭが
制御回路５０に与えられる。このとき、制御回路５０は
ＭＡＲ１への書替え禁止情報ＩＨを解除すると共に、
ＭＰＸ ４１に対して、切換信号ＳＷＫより入力線３０
０を選択するように指示する。更に。
制御回路５０に与えられる。このとき、制御回路５０は
ＭＡＲ１への書替え禁止情報ＩＨを解除すると共に、
ＭＰＸ ４１に対して、切換信号ＳＷＫより入力線３０
０を選択するように指示する。更に。
制御回路５０はリセット信号ＲＥによりノぐッチモード
Ｆ／Ｆ ６０をリセットシ、ノソツチモード信号ＭＯを
なシ、マイクロプログラム制御装置は通常の状態に戻り
、・動作を継続する。
Ｆ／Ｆ ６０をリセットシ、ノソツチモード信号ＭＯを
なシ、マイクロプログラム制御装置は通常の状態に戻り
、・動作を継続する。
一方、戻シアドレス格納形ジャンプ命令の場合には、制
御回路５０は第２の指示信号ＲＪＭを受けて、 ＭＡＲ
１への書替え禁止情報ＩＨを停止し２．切換る。この結
果、マイクロプログラム制御装置はＲＯＭ １０から読
み出されたマイクロゾログラムを実行する通常の状態に
戻る。しかしながら、戻シアドレス格納形ジャンプ命令
のときには、ジャンプ命令の場合とは異なシ、制御回路
５０はリセット信号ＲＥを／Ｅ ｙチモードＦ／Ｆ ６
０に送出せず、シフトレジスタ４０の内容は保持された
状態になっている。
御回路５０は第２の指示信号ＲＪＭを受けて、 ＭＡＲ
１への書替え禁止情報ＩＨを停止し２．切換る。この結
果、マイクロプログラム制御装置はＲＯＭ １０から読
み出されたマイクロゾログラムを実行する通常の状態に
戻る。しかしながら、戻シアドレス格納形ジャンプ命令
のときには、ジャンプ命令の場合とは異なシ、制御回路
５０はリセット信号ＲＥを／Ｅ ｙチモードＦ／Ｆ ６
０に送出せず、シフトレジスタ４０の内容は保持された
状態になっている。
上記した状態において、リターン命令が出されると、
ＭＡＲ１には再びアビレフ８番地がセットされ、制御回
路５０にはアドレス一致情報ＣＯが再び与えられる。制
御回路５０はリターン命令が発生したことを検出すると
、 ＭＰＸ ４１に切換信号ＳＷによシ入力線３０１を
選択させると共に、書替え禁止情報ＩＨを再度送出する
。シフトレジスタ４０の保持状態はリターン命令の発生
によって解除され。
ＭＡＲ１には再びアビレフ８番地がセットされ、制御回
路５０にはアドレス一致情報ＣＯが再び与えられる。制
御回路５０はリターン命令が発生したことを検出すると
、 ＭＰＸ ４１に切換信号ＳＷによシ入力線３０１を
選択させると共に、書替え禁止情報ＩＨを再度送出する
。シフトレジスタ４０の保持状態はリターン命令の発生
によって解除され。
戻シアドレス格納形ジャンプ命令の記憶されていたアド
レスの次のアドレスをアクセスし、アクセスされたアド
レスからのマイクロ命令がＭＰＸ ４１を通して出力情
報線６０．０上に送シ出される。前述したように、第２
の記憶回路２１０マイクロノログラムの最後には、戻る
べきＲＯＭ １０のアドレスへのノヤンｆ品令が記憶さ
れているから、ジャンプ命令に対する処理を行なって、
ノヤツチモードにおける動作は終了する。
レスの次のアドレスをアクセスし、アクセスされたアド
レスからのマイクロ命令がＭＰＸ ４１を通して出力情
報線６０．０上に送シ出される。前述したように、第２
の記憶回路２１０マイクロノログラムの最後には、戻る
べきＲＯＭ １０のアドレスへのノヤンｆ品令が記憶さ
れているから、ジャンプ命令に対する処理を行なって、
ノヤツチモードにおける動作は終了する。
以上述べたように５本発明に係るマイクロプログラム制
御装置は変更すべきマイクロプログラム中に、ジャンプ
命令を使用できると共に、変更すべき語数を保持するこ
となくプログラムの変更を行なえるという利点を備えて
いる。
御装置は変更すべきマイクロプログラム中に、ジャンプ
命令を使用できると共に、変更すべき語数を保持するこ
となくプログラムの変更を行なえるという利点を備えて
いる。
図は本発明の一実施例を示すオロック図である。
１・・・アドレスレジスタ、１０・・・読出し専用メモ
リ、２０．２１・・・記憶回路、３０・・・比較回路。 ４０・・・シフトレジスタ、４１・・・選択回路、５０
・・・マイクロプログラム変更制御回路、６０・・・フ
リツゾフ口ッゾ〇
リ、２０．２１・・・記憶回路、３０・・・比較回路。 ４０・・・シフトレジスタ、４１・・・選択回路、５０
・・・マイクロプログラム変更制御回路、６０・・・フ
リツゾフ口ッゾ〇
Claims (1)
- 【特許請求の範囲】 、１、 マイクロ命令によって構成されるマイクロゾロ
ンラムを格納するメ、モリと、該メモリの各アドレスを
指定する第１のアドレスレジスタと、′前記メモリに格
納されているマイクロプログラムのうち、変更を必要と
する一連のマイクロゾロンラムのスタートアドレスを設
定指示するアドレス設定回路と、前記第１のアドレスレ
ジスタと前記アドレス設定回路とに結合され２両者の出
力を比較し、アドレスが一致したとき、アドレス一致信
号を送出する比較回路と、前記変更を必要とする一連の
マイクロプログラムに対応する変更プログラムを設定す
るパッチ語設定回路と、該・クツチ語設定回路内部のア
ドレスを指定する第２のアドレスレジスタと、前記メモ
リの出力及び前記・クツチ語設定回路の出力のいずれか
を選択する選択回路と。 前記比較回路からの前記アドレス一致信号を受け。 且つ、実行中のマイクロ命令がジャンプ命令又は戻シア
ドレス格納形ジャンプ命令であることを示す信号を受け
、前記第１のアドレスレジスタ及び選択回路に、書替え
禁止情報及び選択信号をそれぞれ送出すると共に、前記
変更プログラムの実行の際、ハツチモードを制御するだ
めの制御信号を出力するマイクロプログラム制御回路と
、前記制御信号にしたがって、前記変更プログラムの実
行中であることを示すパッチモード信号を前記第２のア
ドレスレジスタに送出し、第２のアドレスレジスタの初
期値の制御を行なうノｅッチモード設９定回路とを有し
、前記選択回路の出力を実行マイクロ命令として用いる
ことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17636081A JPS5878234A (ja) | 1981-11-05 | 1981-11-05 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17636081A JPS5878234A (ja) | 1981-11-05 | 1981-11-05 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878234A true JPS5878234A (ja) | 1983-05-11 |
Family
ID=16012247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17636081A Pending JPS5878234A (ja) | 1981-11-05 | 1981-11-05 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248035A (ja) * | 1986-04-21 | 1987-10-29 | Nec Corp | プログラム修正方式 |
-
1981
- 1981-11-05 JP JP17636081A patent/JPS5878234A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248035A (ja) * | 1986-04-21 | 1987-10-29 | Nec Corp | プログラム修正方式 |
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