JPS58175323A - リセツト信号発生回路 - Google Patents
リセツト信号発生回路Info
- Publication number
- JPS58175323A JPS58175323A JP57058488A JP5848882A JPS58175323A JP S58175323 A JPS58175323 A JP S58175323A JP 57058488 A JP57058488 A JP 57058488A JP 5848882 A JP5848882 A JP 5848882A JP S58175323 A JPS58175323 A JP S58175323A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- reset signal
- time
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリセット信号発生回路に関し、特に電源投入（
パワーオン）時にリップル、ノイズ叫によるレベル変動
があってもリセット信号の出力によって自己励振する受
発光手段を設けることＫよってリセット不良を生じない
ようにし丸マイクロコンビ、−タ（以下「マイコン）と
記す）用リセットノソルス信号発生回路に関する。
パワーオン）時にリップル、ノイズ叫によるレベル変動
があってもリセット信号の出力によって自己励振する受
発光手段を設けることＫよってリセット不良を生じない
ようにし丸マイクロコンビ、−タ（以下「マイコン）と
記す）用リセットノソルス信号発生回路に関する。
マイコン用リセット信号発生回路として、例えば第１図
に示すものがある。第１図は、このマイコン用リセット
パルス信号発生回路を示し。
に示すものがある。第１図は、このマイコン用リセット
パルス信号発生回路を示し。
電源投入してから所定の時間後にｒＨＪ→ｒＬＪ（又は
「１」→「０」）の信号を出力するパワーオンリセット
部１と、ノセワーオンリセット部１の出力を入力するマ
イコン２（例えば、μＰＤ７８０１）から構成される。
「１」→「０」）の信号を出力するパワーオンリセット
部１と、ノセワーオンリセット部１の出力を入力するマ
イコン２（例えば、μＰＤ７８０１）から構成される。
パワーオンリセット部１は抵抗Ｒ１およびコンデンサ３
から構成される積分回路と、コンデンサ３の端子に接続
されたインバータ１０を有している。
から構成される積分回路と、コンデンサ３の端子に接続
されたインバータ１０を有している。
以上の構成において、第２図に示すタイムチャートによ
ってその操作を説明するに、時刻ｔ 、１に電源を投入
すると時刻１．で電源電圧ｖｃｃが十分に立ち上り、以
後所定のレベル金保つ、一方、Ｒ１およびコンデンサ３
より成る積分回路におけるコンデンサ３の端子電圧は、
その時定数の設定によって曲Ｉ１３で示すように電源電
圧的ＩＩＶｃｃより遅れて立ち上る。インバータ１０の
出力電圧は曲線ｌＯの波形をとり、入力電圧がスレッシ
ホールド電圧Ｖｔｈをよぎり九ときｒＨＪから「Ｌ」に
変化する。マイコン２が所定の時間（例えば、数クロッ
クパルスの時間）「Ｌ」を入力したときリセットされる
。
ってその操作を説明するに、時刻ｔ 、１に電源を投入
すると時刻１．で電源電圧ｖｃｃが十分に立ち上り、以
後所定のレベル金保つ、一方、Ｒ１およびコンデンサ３
より成る積分回路におけるコンデンサ３の端子電圧は、
その時定数の設定によって曲Ｉ１３で示すように電源電
圧的ＩＩＶｃｃより遅れて立ち上る。インバータ１０の
出力電圧は曲線ｌＯの波形をとり、入力電圧がスレッシ
ホールド電圧Ｖｔｈをよぎり九ときｒＨＪから「Ｌ」に
変化する。マイコン２が所定の時間（例えば、数クロッ
クパルスの時間）「Ｌ」を入力したときリセットされる
。
このような従来のリセットパルス信号発生回路において
、電源投入からコンデンサ端子電圧３のスレッシホール
ド電圧Ｖｔｈを越える時間が電源電圧ＶＣＣの立ち上り
時間に匹適する１ｉ短い場合は、マイコン等へのリセッ
ト信号が発生されなくなる恐れがあるためインバータ１
０としてＣ−ＭＯ８形ＩＣを用いることによｐスレッシ
ホールド電圧ｖｔｈを大にするとともにコンデンサ３と
抵抗器Ｒ１で決まる時定数を大にすることによりて対処
している。
、電源投入からコンデンサ端子電圧３のスレッシホール
ド電圧Ｖｔｈを越える時間が電源電圧ＶＣＣの立ち上り
時間に匹適する１ｉ短い場合は、マイコン等へのリセッ
ト信号が発生されなくなる恐れがあるためインバータ１
０としてＣ−ＭＯ８形ＩＣを用いることによｐスレッシ
ホールド電圧ｖｔｈを大にするとともにコンデンサ３と
抵抗器Ｒ１で決まる時定数を大にすることによりて対処
している。
また、インバータ１０の出力電圧がｒＨＪからｒＬＪに
変化しても、電源電圧ＶＣＣが十分に立ち上りてマイコ
ン郷の回路素子の正確な動作を保証する電圧になりてい
ないとリセット信号ｒＬＪを入力してもリセット不良に
なる場合があるが、積分回路の時定数を大にすることに
よって斯る事態が発生しないようにすることができるが
、更に、第３図に示すようにコンパレータ１１とツェナ
ーダイオード１２の組合せを用いることＫよって解決す
ることができる。ＷＪ３図に示すリセットパルス発生回
路は、電１［ＶｃｃＫ接続され九抵抗器Ｒ１とコンデン
サ３よ構成る積分回路と、コンパレータ１１の反転入力
端子に接続され、電源電圧とほぼ勢しくされ九立ち上り
特性を有するツェナダイオード１２および抵抗器Ｒ１よ
り成る基準電圧発生源と、コン、ＩＪＬ／−夕１１の出
力端子に接続されたインバータ１０から構成される。こ
の回路の動作を第４図のタイムチャートによりて説明す
る（第１図および第２図と同一の部分および曲線は同一
の １引用数字で示しであるので重複する説明は省
略する）に、コンパレータ１１の反転入力端子に基準電
圧１３が印加され、非反転入力端子に比較されるコンデ
ンサ電圧３が印加される、その結果コンデンサ電圧３が
基準電圧１３より大になったとき出力電圧１１が出力さ
れ、さらにその出力電圧１１はインバータｌＯを介して
反転出力１０され、それがリセッＦパルスとしてマイコ
ン２に入力されるようになっている。
変化しても、電源電圧ＶＣＣが十分に立ち上りてマイコ
ン郷の回路素子の正確な動作を保証する電圧になりてい
ないとリセット信号ｒＬＪを入力してもリセット不良に
なる場合があるが、積分回路の時定数を大にすることに
よって斯る事態が発生しないようにすることができるが
、更に、第３図に示すようにコンパレータ１１とツェナ
ーダイオード１２の組合せを用いることＫよって解決す
ることができる。ＷＪ３図に示すリセットパルス発生回
路は、電１［ＶｃｃＫ接続され九抵抗器Ｒ１とコンデン
サ３よ構成る積分回路と、コンパレータ１１の反転入力
端子に接続され、電源電圧とほぼ勢しくされ九立ち上り
特性を有するツェナダイオード１２および抵抗器Ｒ１よ
り成る基準電圧発生源と、コン、ＩＪＬ／−夕１１の出
力端子に接続されたインバータ１０から構成される。こ
の回路の動作を第４図のタイムチャートによりて説明す
る（第１図および第２図と同一の部分および曲線は同一
の １引用数字で示しであるので重複する説明は省
略する）に、コンパレータ１１の反転入力端子に基準電
圧１３が印加され、非反転入力端子に比較されるコンデ
ンサ電圧３が印加される、その結果コンデンサ電圧３が
基準電圧１３より大になったとき出力電圧１１が出力さ
れ、さらにその出力電圧１１はインバータｌＯを介して
反転出力１０され、それがリセッＦパルスとしてマイコ
ン２に入力されるようになっている。
しかし、これらのリセット信号発生回路においては、第
２図および１４図の曲ＩＩ ３ ａ ｍ １０ｍおよび
ｌ１ｍに示すように、電源のりνプルやノイズによりて
コンデンサ３の端子電圧３ａが不安定でスレッシホール
ド・レベルＶｔｈを上下すると、それに対応してインバ
ータ１０の出力電圧１０ａＦｉｒＨＪとｒＬＪの出力を
くり返すため、マイコン２がリセット不良になる恐れが
ある。この解決策の１つとして、シミツトトリガ回路を
設は九インバータ回路を用いてスレッシホールド電圧を
上下に分離する方法が提案されているが、例えばＴＴＬ
回路の場合には、スレッシホールドの上下のヒステリシ
スがｏ、ｓｖｍｌとなりコンデンサ端子電圧３ａの変動
が０．８Ｖ以上となるよう壜電源電圧を用いた場合には
この方法は効果がない。
２図および１４図の曲ＩＩ ３ ａ ｍ １０ｍおよび
ｌ１ｍに示すように、電源のりνプルやノイズによりて
コンデンサ３の端子電圧３ａが不安定でスレッシホール
ド・レベルＶｔｈを上下すると、それに対応してインバ
ータ１０の出力電圧１０ａＦｉｒＨＪとｒＬＪの出力を
くり返すため、マイコン２がリセット不良になる恐れが
ある。この解決策の１つとして、シミツトトリガ回路を
設は九インバータ回路を用いてスレッシホールド電圧を
上下に分離する方法が提案されているが、例えばＴＴＬ
回路の場合には、スレッシホールドの上下のヒステリシ
スがｏ、ｓｖｍｌとなりコンデンサ端子電圧３ａの変動
が０．８Ｖ以上となるよう壜電源電圧を用いた場合には
この方法は効果がない。
本発明は、上記に鑑みてなされ九ものであり、Ｗ、Ｓ投
入（パワーオン）時にリップル、ノイズ等によるレベル
変動がありてもリセット不良を生じないようＫするため
、電源投入から経過した時間に応じ、電源電圧と尋しい
か、それよシ遅れて増加する時間信号が所定レベルに達
したときリセット信号を出力し、骸リセット信号により
て自己励振する受発光手段を設けたリセット信号発生回
路を提供するものである。
入（パワーオン）時にリップル、ノイズ等によるレベル
変動がありてもリセット不良を生じないようＫするため
、電源投入から経過した時間に応じ、電源電圧と尋しい
か、それよシ遅れて増加する時間信号が所定レベルに達
したときリセット信号を出力し、骸リセット信号により
て自己励振する受発光手段を設けたリセット信号発生回
路を提供するものである。
以下本発明によるリセット発生回路を詳細に説明する。
第５図は本発明の一実施例を示しく第１図および第３図
と同一の部分は同一の引用数字で示し九ので重複する説
明は省略する）、抵抗器Ｒ，とコンデンサ３より成る積
分回路の出力端子にツェナダイオード１４の一端が接続
され、ツェナダイオード１４の他端に接続された発光ダ
イオード１５と、発光ダイオード１５から受光するホト
トランジスタ１６より成るフォトカプラ１７が設けられ
ている０発元ダイオード１５とツェナダイオード１４と
の接続点と、フォトトランジスタ１６のエミッタとの間
に帰還抵抗器Ｒ＠が接続され、該エイνりとアース間に
リセット信号用抵抗Ｒマが設けられている。
と同一の部分は同一の引用数字で示し九ので重複する説
明は省略する）、抵抗器Ｒ，とコンデンサ３より成る積
分回路の出力端子にツェナダイオード１４の一端が接続
され、ツェナダイオード１４の他端に接続された発光ダ
イオード１５と、発光ダイオード１５から受光するホト
トランジスタ１６より成るフォトカプラ１７が設けられ
ている０発元ダイオード１５とツェナダイオード１４と
の接続点と、フォトトランジスタ１６のエミッタとの間
に帰還抵抗器Ｒ＠が接続され、該エイνりとアース間に
リセット信号用抵抗Ｒマが設けられている。
以上の構成において、第６図によってその動作を説明す
るに、時刻ｔ１で電源を投入すると時刻ｔｓで電源′電
圧ＶＣＣは十分に立ち上る。これに対応してコンデンサ
３の端子電圧３はツェナ電圧Ｖｚと７オトカプラ１７の
発光ダイオード１６の順電圧Ｖ、の和まで上昇する。ツ
ェナダイオード１４を流れる電流はコンデンサの端子電
圧３がＶＺ＋Ｖ、を越えるまでは抵抗器Ｒ−およびＲ１
を流れる。この間インバータｌＯの入力端子（点１８）
電圧がインバータ１０のスレシシホールド電圧を越えな
いように抵抗器Ｒマの最大値を選定する。コンデンサ端
子電圧３がＶｚ＋ｖＦを越えると、発光ダイオード１６
は発光してフォト−トランジスタ１６がオンする丸めイ
ンバータ１００入力端子（点１８）電圧は抵抗Ｒ１に基
いてｒＨＪレベルになる。そしてインバータｌＯの出力
電圧はｒＨＪ→ｒＬＪＫ変化する。
るに、時刻ｔ１で電源を投入すると時刻ｔｓで電源′電
圧ＶＣＣは十分に立ち上る。これに対応してコンデンサ
３の端子電圧３はツェナ電圧Ｖｚと７オトカプラ１７の
発光ダイオード１６の順電圧Ｖ、の和まで上昇する。ツ
ェナダイオード１４を流れる電流はコンデンサの端子電
圧３がＶＺ＋Ｖ、を越えるまでは抵抗器Ｒ−およびＲ１
を流れる。この間インバータｌＯの入力端子（点１８）
電圧がインバータ１０のスレシシホールド電圧を越えな
いように抵抗器Ｒマの最大値を選定する。コンデンサ端
子電圧３がＶｚ＋ｖＦを越えると、発光ダイオード１６
は発光してフォト−トランジスタ１６がオンする丸めイ
ンバータ１００入力端子（点１８）電圧は抵抗Ｒ１に基
いてｒＨＪレベルになる。そしてインバータｌＯの出力
電圧はｒＨＪ→ｒＬＪＫ変化する。
インバータ１０の入力端子レベルｒＨＪはフォトカプラ
１７の発光ダイオード１５の作動を継続させることがで
きるため、フォトトランジスタ１６のコレクターエイツ
タ間の導通を継続させることができる。それＫよりて！
イコン２のリセット端子２０に所定の時間（例えば、数
クロックパルスの時１ａ）ｒＬＪレベル信号をＩＪ ４
ット信号として与えることができるためｉイコン２を確
実にリセットすることができる。従って、コンデンサ３
の端子電圧３ａがリップル、ノイズ等によってレベル変
動を生じて４（時間ｔ■以降）７オトカプラ１７が一度
作動すると抵抗Ｒマが発光ダイオード１５に作動電圧を
供給し続けるためＫ ＩＪ上セツト号１０ ａ ＫＩＩ
ＩＩ続＞Ｅなくなり、それによってリセット不良を適確
に鋳ぐことができる。
１７の発光ダイオード１５の作動を継続させることがで
きるため、フォトトランジスタ１６のコレクターエイツ
タ間の導通を継続させることができる。それＫよりて！
イコン２のリセット端子２０に所定の時間（例えば、数
クロックパルスの時１ａ）ｒＬＪレベル信号をＩＪ ４
ット信号として与えることができるためｉイコン２を確
実にリセットすることができる。従って、コンデンサ３
の端子電圧３ａがリップル、ノイズ等によってレベル変
動を生じて４（時間ｔ■以降）７オトカプラ１７が一度
作動すると抵抗Ｒマが発光ダイオード１５に作動電圧を
供給し続けるためＫ ＩＪ上セツト号１０ ａ ＫＩＩ
ＩＩ続＞Ｅなくなり、それによってリセット不良を適確
に鋳ぐことができる。
以上説明した通り、本発明によるリセット信号発生回路
によれば、電源投入から導通した時間に応じ、電源電圧
と等しいか、それよ）遅れて増加する時間信号が所定レ
ベルに達したと龜リセット信号を出力し、該リセット信
号によって自己励振する受発光手段を設けた丸め、帥記
時間信号がリップル、ノイズ叫によってレベル変動して
もリセット不良を生じないようにすることができゐ。
によれば、電源投入から導通した時間に応じ、電源電圧
と等しいか、それよ）遅れて増加する時間信号が所定レ
ベルに達したと龜リセット信号を出力し、該リセット信
号によって自己励振する受発光手段を設けた丸め、帥記
時間信号がリップル、ノイズ叫によってレベル変動して
もリセット不良を生じないようにすることができゐ。
第１図は従来のリセットパルス発生回熱を示すブロック
図、第２図は第１図のタイムチャート、第３図は改良さ
れ九従米のリセットパルス発生回熱を示すブロック図、
第４図は第３図のタイムチャート、第５図は本発明の一
実施例を示すブロック図、第６図は第５図のタイムチャ
ート。 符号の説明 １・・・パワーオンリセット部、２・・・マイクローン
ヒ鼻−タ、３・・・コンデンサ、１０・・・インノ（−
タ、１１・・・コンパレータ、１２・−ツェナダイオー
ド、１４・・・ツェナダイオード、１５−・発光ダイオ
ード、１６・・・フォトトランジスタ、１７−・・フォ
トカプラ、Ｒ１ｅ ａｓ ＠ Ｒ１＊ Ｒａ ＠
Ｒ？・・・抵抗器。 第１図 Ｖｃｃ 第２図 １１ ノ２ 第３図 Ｖｃｃ 第４図
図、第２図は第１図のタイムチャート、第３図は改良さ
れ九従米のリセットパルス発生回熱を示すブロック図、
第４図は第３図のタイムチャート、第５図は本発明の一
実施例を示すブロック図、第６図は第５図のタイムチャ
ート。 符号の説明 １・・・パワーオンリセット部、２・・・マイクローン
ヒ鼻−タ、３・・・コンデンサ、１０・・・インノ（−
タ、１１・・・コンパレータ、１２・−ツェナダイオー
ド、１４・・・ツェナダイオード、１５−・発光ダイオ
ード、１６・・・フォトトランジスタ、１７−・・フォ
トカプラ、Ｒ１ｅ ａｓ ＠ Ｒ１＊ Ｒａ ＠
Ｒ？・・・抵抗器。 第１図 Ｖｃｃ 第２図 １１ ノ２ 第３図 Ｖｃｃ 第４図
Claims (1)
- 【特許請求の範囲】 電源投入から経過した時間に応じ、゛−源区圧と婢しい
か、それより遅れて増加する時間信号を出力する手段と
、 前記時間信号を入力して電源（圧の立ち上り後に作動す
る作動レベルを肩し、前記時間信号が作動レベルに達し
たとき発光する発光手段と、前記発光手段が作動したと
き少なくとも前記作動レベルのレベルを有する制御信号
を前記発光手段に供給する受光手段と、 前記ルＩｊ御信号をリセット信号として出力する信号反
転手段を備えたことを％像とするリセット信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058488A JPS58175323A (ja) | 1982-04-08 | 1982-04-08 | リセツト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058488A JPS58175323A (ja) | 1982-04-08 | 1982-04-08 | リセツト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175323A true JPS58175323A (ja) | 1983-10-14 |
Family
ID=13085811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57058488A Pending JPS58175323A (ja) | 1982-04-08 | 1982-04-08 | リセツト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2623308A1 (fr) * | 1987-11-16 | 1989-05-19 | Cit Alcatel | Circuit d'initialisation pour circuits electroniques |
-
1982
- 1982-04-08 JP JP57058488A patent/JPS58175323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2623308A1 (fr) * | 1987-11-16 | 1989-05-19 | Cit Alcatel | Circuit d'initialisation pour circuits electroniques |
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