JPS58161054A - プログラムの異常検出装置 - Google Patents
プログラムの異常検出装置Info
- Publication number
- JPS58161054A JPS58161054A JP57043822A JP4382282A JPS58161054A JP S58161054 A JPS58161054 A JP S58161054A JP 57043822 A JP57043822 A JP 57043822A JP 4382282 A JP4382282 A JP 4382282A JP S58161054 A JPS58161054 A JP S58161054A
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- JP
- Japan
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- program
- comparison
- analysis pattern
- pattern
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプログラムの異常検出装置に係り1%に計算機
のプログ2人のデパック作業を迅速且つ確実に行うに好
適なプログラムの異常検出装置に関する。
のプログ2人のデパック作業を迅速且つ確実に行うに好
適なプログラムの異常検出装置に関する。
〔発明の技術的背景並びにその問題点〕一般に、計算橋
畔のシステムに組み込まれるプログラムはある規則的な
アルゴリズムに従って実行される。ところが、このアル
ゴリズムに異常があるとプログラムは正常な働きをしな
くなってしまう。しかも、この種の異常には散発的に発
生するものが多く、その異常を発見し、これを修正する
のは非常に困難である。そして、一般的なデパックの手
段としては、プログラムを机上で再試行するしかないの
が現状でToり、計算機の運用効率の向上を妨げる一因
となっていた。
畔のシステムに組み込まれるプログラムはある規則的な
アルゴリズムに従って実行される。ところが、このアル
ゴリズムに異常があるとプログラムは正常な働きをしな
くなってしまう。しかも、この種の異常には散発的に発
生するものが多く、その異常を発見し、これを修正する
のは非常に困難である。そして、一般的なデパックの手
段としては、プログラムを机上で再試行するしかないの
が現状でToり、計算機の運用効率の向上を妨げる一因
となっていた。
従って1本発明の目的は上記従来技術の欠点を解消し、
異常検出対象となるプロ、グラムの組み込まれる計算機
の動作には何ら影響を与えることなく、リアルタイムで
プログラムの異常検出を行うことを可能ならしめたプロ
グラムの異常検出装置を提供するEe)る。
異常検出対象となるプロ、グラムの組み込まれる計算機
の動作には何ら影響を与えることなく、リアルタイムで
プログラムの異常検出を行うことを可能ならしめたプロ
グラムの異常検出装置を提供するEe)る。
上記目的を達成するために、本発明はプログラムの異常
検出装置を計算機で実行されるプログラム中に配された
解析パターンを取り出す手段と。
検出装置を計算機で実行されるプログラム中に配された
解析パターンを取り出す手段と。
計算機で実行されるプログラムに対応する比較用解析パ
ターンを格納する手段と、実行中のプログラムから取シ
出した解析パターンと比較用解析パターンを突き合せて
プログラムの異常を検出する手段とから構成した。
ターンを格納する手段と、実行中のプログラムから取シ
出した解析パターンと比較用解析パターンを突き合せて
プログラムの異常を検出する手段とから構成した。
以下1図面を参照しながら、本発明の詳細な説明する。
第1図は本発明に係るプログラムの異常検出装置の動作
概念を示すブロック図である。第1図の構成に於いて、
計算機lの出力部lムからはラインL*Kjl$析パタ
ーンの出力がなされる。これは。
概念を示すブロック図である。第1図の構成に於いて、
計算機lの出力部lムからはラインL*Kjl$析パタ
ーンの出力がなされる。これは。
計算機lのプログラムの各所に予め解析パターンを配し
ておくむとKよシ、実行される。ラインL1の解析パタ
ーンは記憶装置1に取シ込まれ記憶される。一方、記憶
鋏置参はラインL、を介して解析パターンの書き込みを
行ない、ラインL!を介して計算機Iからの解析パター
ンの学習を行なう、なお、ツインL、は学習時に閉路す
るスイッチIIW/を介してラインLI K接続されゐ
。一方、ラインL1は解析パターンの書き込み時に閉略
するスイッチITコを介して1図示しな込書き込み手段
KIIMされる。解析パターン比較装置Jは各配憶装置
コ、参に記憶されている解析パターン同志を比較して、
その結果を表示装置jK表示させると共に、S析パター
ンの不一致を検出するとラインL4 K異常信号を送出
する。
ておくむとKよシ、実行される。ラインL1の解析パタ
ーンは記憶装置1に取シ込まれ記憶される。一方、記憶
鋏置参はラインL、を介して解析パターンの書き込みを
行ない、ラインL!を介して計算機Iからの解析パター
ンの学習を行なう、なお、ツインL、は学習時に閉路す
るスイッチIIW/を介してラインLI K接続されゐ
。一方、ラインL1は解析パターンの書き込み時に閉略
するスイッチITコを介して1図示しな込書き込み手段
KIIMされる。解析パターン比較装置Jは各配憶装置
コ、参に記憶されている解析パターン同志を比較して、
その結果を表示装置jK表示させると共に、S析パター
ンの不一致を検出するとラインL4 K異常信号を送出
する。
かかる構成に於いて、計算機lが作動してプログラムが
実行されると、プログラム中に予め配しである解析パタ
ーンが出力部lを通じてラインL、に出力される。この
解析パターンは記憶装置コに一時的に記憶される。
実行されると、プログラム中に予め配しである解析パタ
ーンが出力部lを通じてラインL、に出力される。この
解析パターンは記憶装置コに一時的に記憶される。
同時に、予め正常表解析パターンを配憶している記憶装
置41から比較用の解析パターンを取抄出し、記憶装置
コに配憶された解析パターンと解析パターン比較装置J
で突き合わせる。ちなみに。
置41から比較用の解析パターンを取抄出し、記憶装置
コに配憶された解析パターンと解析パターン比較装置J
で突き合わせる。ちなみに。
r憶装置亭には正常な解析パターンが複数個配憶してあ
り、これらは全て比較装置Jに於ける比較の要に供せら
れる。比較の結果、一致するものが全くなければ比較装
置JからラインL、に異常信号が送出され、同時に表示
装置sK*常のあった解析パターンを表示する。
り、これらは全て比較装置Jに於ける比較の要に供せら
れる。比較の結果、一致するものが全くなければ比較装
置JからラインL、に異常信号が送出され、同時に表示
装置sK*常のあった解析パターンを表示する。
なお、比較用の解析パターンはスイッチ8Wコ、ライン
L、を介して外部から配憶装’/IK取り込んでも、t
た計算機lが正常動作している時に計算機lから出力さ
れる解析パターンをスイッチ8Wl、ラインLtを介し
て取シ込み学習してもよい。
L、を介して外部から配憶装’/IK取り込んでも、t
た計算機lが正常動作している時に計算機lから出力さ
れる解析パターンをスイッチ8Wl、ラインLtを介し
て取シ込み学習してもよい。
以上述べた如き基本的な構成を通じて、計算機Iに組み
込まれるプログラムの異常を迅速且つ確実に検出するこ
とが出来る。
込まれるプログラムの異常を迅速且つ確実に検出するこ
とが出来る。
次に、上述し九動作概念を実施すぺ〈構成された本発明
の一実施例に係るプログラムO異常検出装置を第1図の
ブロック図に示す。同図構成に於いて、計算機lから出
力された解析パターンP。
の一実施例に係るプログラムO異常検出装置を第1図の
ブロック図に示す。同図構成に於いて、計算機lから出
力された解析パターンP。
け解析パターン選択回路りを通じてプルグラム別に選択
され、解析パターンP、は比較用解析パターン学1回路
tを通じて、記憶装置11にも取り込着れる。fkシ、
仁の場合、外部から解析パターン選択回路ツ及び比較用
解析パターン学習回路tに学習指令SOの入力を行う、
一方、外部から入力されゐ比較用解析パターンPRは比
較用解析パターン書き込み回路1を通じて記憶装置lI
K取シ込壕れる。なお、この場合、外部から鱗析パター
ン書き込み回路4に外部書込指令WOの入力を行危う・
一方、外部からはプログラム選択信号8LEの入力がな
されゐが、これは、計算41!lで実行されるn個のプ
ログラム中、l!桁行中プログラム1を指示する信号で
、全回路ブロックに供給される。
され、解析パターンP、は比較用解析パターン学1回路
tを通じて、記憶装置11にも取り込着れる。fkシ、
仁の場合、外部から解析パターン選択回路ツ及び比較用
解析パターン学習回路tに学習指令SOの入力を行う、
一方、外部から入力されゐ比較用解析パターンPRは比
較用解析パターン書き込み回路1を通じて記憶装置lI
K取シ込壕れる。なお、この場合、外部から鱗析パター
ン書き込み回路4に外部書込指令WOの入力を行危う・
一方、外部からはプログラム選択信号8LEの入力がな
されゐが、これは、計算41!lで実行されるn個のプ
ログラム中、l!桁行中プログラム1を指示する信号で
、全回路ブロックに供給される。
更に、外部からは比較指令CMPが入力されるが、これ
は配憶装置λから出力される解析パターン列Psoと配
憶装置亭から出力されるプログラム1の比較用解析パタ
ーン列P1の突き合せを比較回路3に指示するものであ
る。
は配憶装置λから出力される解析パターン列Psoと配
憶装置亭から出力されるプログラム1の比較用解析パタ
ーン列P1の突き合せを比較回路3に指示するものであ
る。
第3図は解析パターンのプログラム配置を示す説明図で
ある。解析パターンioはプログラムの種別を示す2部
とアルゴリズムを示す!−Y部から構成される。つまシ
、z部は1〜nのn個のプログラムxt−特定するもの
であり、I−Y部は2部で指定されたプログラムX、例
えば1番目のプログラム中の解析パターンのアルゴリズ
ムを示すものである。なお、解析パターンIOは第3図
の配置ブロック30に示す如く、各プログラム中に配置
される。
ある。解析パターンioはプログラムの種別を示す2部
とアルゴリズムを示す!−Y部から構成される。つまシ
、z部は1〜nのn個のプログラムxt−特定するもの
であり、I−Y部は2部で指定されたプログラムX、例
えば1番目のプログラム中の解析パターンのアルゴリズ
ムを示すものである。なお、解析パターンIOは第3図
の配置ブロック30に示す如く、各プログラム中に配置
される。
第1図の構成に於いて、計算機lが作動してプログラム
が実行されると、予め定められたアルゴリズムに従って
解析パターンP、が出力される。
が実行されると、予め定められたアルゴリズムに従って
解析パターンP、が出力される。
ここで、プログラム選択信号8LIを入力すると、解析
パターン選択回路りに於いては、指示され九プログラム
の解析パターンのみを選択して、これを解析パターンP
、とじて記憶装置コに出力する。
パターン選択回路りに於いては、指示され九プログラム
の解析パターンのみを選択して、これを解析パターンP
、とじて記憶装置コに出力する。
一方、記憶装置参からは各プログラムの比較用の解析パ
ターン列P1が出力されるが、プログラム選択信号の入
力を受けている比較回路Jけ指定されたプログラムに対
応する比較用の解析パターンのみを選択して取り込む。
ターン列P1が出力されるが、プログラム選択信号の入
力を受けている比較回路Jけ指定されたプログラムに対
応する比較用の解析パターンのみを選択して取り込む。
次に、比較指令OMFが入力されると、配憶装置JK大
入力れていた解析パターンはここで一時配憶されて、解
析パターン列に変換される。一方、比較回路Jに於いて
は、当該プログラムの比較用の解析パターン列r、の全
てを取シ出し、配憶装置コから0%析パターン列P、。
入力れていた解析パターンはここで一時配憶されて、解
析パターン列に変換される。一方、比較回路Jに於いて
は、当該プログラムの比較用の解析パターン列r、の全
てを取シ出し、配憶装置コから0%析パターン列P、。
と比較する。こ0比較の結果、一致するものが全熱なか
った場合、異常と判定して異常信号R8を出力すると共
K。
った場合、異常と判定して異常信号R8を出力すると共
K。
表示装置!上Kjlll析パターンの表示を行なう。
ところで、記憶装置亭の比較用の解析パターン列は外部
から予め設定する必要があゐ、この場合、外部書込指令
weを入力し、比較用解析パターン書込回路6によシ、
配憶装置41に比較用の解析パターンPRの書き込みを
行う。なお、書き込みに当ってのアドレスの決定はプロ
グラム選択信号8L]Cによって行なわれる。
から予め設定する必要があゐ、この場合、外部書込指令
weを入力し、比較用解析パターン書込回路6によシ、
配憶装置41に比較用の解析パターンPRの書き込みを
行う。なお、書き込みに当ってのアドレスの決定はプロ
グラム選択信号8L]Cによって行なわれる。
一方、記憶装置亭に対する比較用の解析パターン列は計
算機lから出力される解析パターンを書き込んでもよい
、この場合、プログラム選択信号81、IK:よって解
°析パターン選択回路γで書き込むべき解析パターンを
抜き出し、同時に配憶装置亭の書き込みアドレスの決定
を行なう、そして。
算機lから出力される解析パターンを書き込んでもよい
、この場合、プログラム選択信号81、IK:よって解
°析パターン選択回路γで書き込むべき解析パターンを
抜き出し、同時に配憶装置亭の書き込みアドレスの決定
を行なう、そして。
学習指令80を入力することKよって比較用解析パター
ン学習回路tを動作させ、配憶装置に対する比較用解析
パターンの書込みを実行する。
ン学習回路tを動作させ、配憶装置に対する比較用解析
パターンの書込みを実行する。
以上述べた如く、本発明によれば計算機によりプログラ
ムを実行しながら、常に当該プログラムの解析パターン
を読み出し比較用の解析パターンと突き合せることによ
シ、プログラム異常を迅速且つ確実に検出することを可
能ならしめ、プログラムのデバッグ作業を簡略化して計
算機システムの利用効率の向上に効果的なプログラムの
異常検出鋏Ilt得ることが出来るものである。
ムを実行しながら、常に当該プログラムの解析パターン
を読み出し比較用の解析パターンと突き合せることによ
シ、プログラム異常を迅速且つ確実に検出することを可
能ならしめ、プログラムのデバッグ作業を簡略化して計
算機システムの利用効率の向上に効果的なプログラムの
異常検出鋏Ilt得ることが出来るものである。
第1図は本発明に係るプログラムの異常検出装置の動作
概念を示すブーツク図、 第1図は本発明の一実施例に係るプログラムの異常検出
装置のブロック図。 第1図は解析パターンのプログラム配置を示す説明図で
ある・ l・・・計算機、コ、参・・・記憶装置、3・・・比較
回路、I・・・表示鋏置、ト・・比較用解析パターン書
込回路、!・・・解析パターン選択回路、l・・比較用
解析ノ(ターン学1回路。
概念を示すブーツク図、 第1図は本発明の一実施例に係るプログラムの異常検出
装置のブロック図。 第1図は解析パターンのプログラム配置を示す説明図で
ある・ l・・・計算機、コ、参・・・記憶装置、3・・・比較
回路、I・・・表示鋏置、ト・・比較用解析パターン書
込回路、!・・・解析パターン選択回路、l・・比較用
解析ノ(ターン学1回路。
Claims (1)
- 【特許請求の範囲】 l計算機で実行されるプログラム中に配された解析パタ
ーンを取シ出す手段と、計算機で実行されるプログラム
に対応する比較用解析パターンを格納する手段と、実行
中のプログラムから取り出した解析パターンと比較用解
析パターンを突き合せてプログラムの異常を検出する手
段とから成ることを特徴とするプログラムの異常検出装
置。 コ、比較用解析パターンの格納手段が1個のプログラム
に対して複数個の比較用解析パターンを配憶する記憶手
段から成ることを特徴とする特許請求の範囲第1項に記
載のプログラムの異常検出装置。 3、異常検出手段が実行中のプログラムから取シ出した
解析パターンを記憶手段に格納される複数個の比較用解
析パターンの全てと突き合わせ。 一致が見出され々い鳩舎に異常検出出力を行うことを特
徴とする特許請求の範囲第コ項に記載のプ薗グラムの異
常検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57043822A JPS58161054A (ja) | 1982-03-19 | 1982-03-19 | プログラムの異常検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57043822A JPS58161054A (ja) | 1982-03-19 | 1982-03-19 | プログラムの異常検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58161054A true JPS58161054A (ja) | 1983-09-24 |
Family
ID=12674435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57043822A Pending JPS58161054A (ja) | 1982-03-19 | 1982-03-19 | プログラムの異常検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58161054A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108376116A (zh) * | 2018-01-31 | 2018-08-07 | 浙江理工大学 | 基于改进粒子群算法的测试用例生成方法 |
CN109885471A (zh) * | 2017-12-06 | 2019-06-14 | 河南工业大学 | 一种基于粒子群优化的软件多错误定位方法及处理装置 |
-
1982
- 1982-03-19 JP JP57043822A patent/JPS58161054A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109885471A (zh) * | 2017-12-06 | 2019-06-14 | 河南工业大学 | 一种基于粒子群优化的软件多错误定位方法及处理装置 |
CN108376116A (zh) * | 2018-01-31 | 2018-08-07 | 浙江理工大学 | 基于改进粒子群算法的测试用例生成方法 |
CN108376116B (zh) * | 2018-01-31 | 2021-06-11 | 浙江理工大学 | 基于改进粒子群算法的测试用例生成方法 |
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