JPS58157167A - サイリスタの製造方法 - Google Patents
サイリスタの製造方法Info
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- JPS58157167A JPS58157167A JP4035982A JP4035982A JPS58157167A JP S58157167 A JPS58157167 A JP S58157167A JP 4035982 A JP4035982 A JP 4035982A JP 4035982 A JP4035982 A JP 4035982A JP S58157167 A JPS58157167 A JP S58157167A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は順電圧を保持するＰＮ接合の表面露出部に負ベ
ベルが形成されるサイリスタの製造方法に関する。
ベルが形成されるサイリスタの製造方法に関する。
第１図（、）〜（ｄ）は、このようなサイリスタの例と
して１枚の半導体板から分割して作成される両面負ベベ
ル構造を有するサイリスタの製造工程を示し、先ずＮ形
シリコン基板に両面よりガリウムを拡散してＰ層が両側
に形成された後止側Ｐ層にりんの選択拡散により＊＊の
Ｎ 領域を設けてＰＮＰ）ｉ ４層を有するシリコン板
１を形成する（、）。次に、このシリコン板１の両面の
対向する部分に７オ）レジスト膜のマスク２を設け（＆
）、エツチングによって溝部を彫威したのち点線４の位
置で分割する＜１＞・さらに露出したＰＨ９合を保■す
るため、ガラス、シリコーンゴム、酸化膜、窒化膜など
のパッジページ１ン暦５によって溝部表面などを被覆し
１露−しているＮエミッタ領域にカソード電極６、Ｐベ
ース領域にゲージ電極７ならびにＰエミッタ領域にアノ
ード電極８を被着する（ｄ）ｏしかしこのような構造の
サイリスタでは、順電圧を保持するＪ１１層が負ベベル
となるため、第２１１に崩すよ゛うに順電圧印加時にＰ
ペース層内に広がった空乏層９の境′界１０が表面付近
で湾曲する。さらに表面付近では外１の電界の影響を受
けやすく、パッジページ曹ンが適切でない場合には、空
乏層の境界はｓｌｌで示すようにＮエミツタ層１２にさ
らに接近し、アーリー効果のため上部ＭＰＮ ５層の電
流増幅率ｅが増大して、この部分ですイリスタが好まし
くないターンオンを生ずるおそれがある◎すなわち、こ
のよりなＮ中層の存在しないｉｓ接合によって保持され
る逆耐圧に比して順電圧が劣ることになり、サイリスタ
としての実用上不利である０一方Ｎエミッタ層をりんの
拡散で形成する揚台、ｒベース層およびＮベース層のラ
イフタイムがりんのゲッタリング作用によって向上する
ことが知られているが、ゲージ電極７の設けられる部分
にはＮ＋層が存在しないためその部分のｒペース層、Ｎ
ベース層のライフタイムが小さく、順逆のもれ電流が大
きくなり、ゲート点弧特性も履（なる。
して１枚の半導体板から分割して作成される両面負ベベ
ル構造を有するサイリスタの製造工程を示し、先ずＮ形
シリコン基板に両面よりガリウムを拡散してＰ層が両側
に形成された後止側Ｐ層にりんの選択拡散により＊＊の
Ｎ 領域を設けてＰＮＰ）ｉ ４層を有するシリコン板
１を形成する（、）。次に、このシリコン板１の両面の
対向する部分に７オ）レジスト膜のマスク２を設け（＆
）、エツチングによって溝部を彫威したのち点線４の位
置で分割する＜１＞・さらに露出したＰＨ９合を保■す
るため、ガラス、シリコーンゴム、酸化膜、窒化膜など
のパッジページ１ン暦５によって溝部表面などを被覆し
１露−しているＮエミッタ領域にカソード電極６、Ｐベ
ース領域にゲージ電極７ならびにＰエミッタ領域にアノ
ード電極８を被着する（ｄ）ｏしかしこのような構造の
サイリスタでは、順電圧を保持するＪ１１層が負ベベル
となるため、第２１１に崩すよ゛うに順電圧印加時にＰ
ペース層内に広がった空乏層９の境′界１０が表面付近
で湾曲する。さらに表面付近では外１の電界の影響を受
けやすく、パッジページ曹ンが適切でない場合には、空
乏層の境界はｓｌｌで示すようにＮエミツタ層１２にさ
らに接近し、アーリー効果のため上部ＭＰＮ ５層の電
流増幅率ｅが増大して、この部分ですイリスタが好まし
くないターンオンを生ずるおそれがある◎すなわち、こ
のよりなＮ中層の存在しないｉｓ接合によって保持され
る逆耐圧に比して順電圧が劣ることになり、サイリスタ
としての実用上不利である０一方Ｎエミッタ層をりんの
拡散で形成する揚台、ｒベース層およびＮベース層のラ
イフタイムがりんのゲッタリング作用によって向上する
ことが知られているが、ゲージ電極７の設けられる部分
にはＮ＋層が存在しないためその部分のｒペース層、Ｎ
ベース層のライフタイムが小さく、順逆のもれ電流が大
きくなり、ゲート点弧特性も履（なる。
本発明は上述の欠点をＷｋ＊シ、負ベベル構造による順
電圧の低下が少なく、順逆のもれ電流が小さくまたゲー
ジ点弧特性の良好な高性能のすイリスタの製造方法を提
供することを■釣とする◎この目的は、ＰＨ１０層を有
する半導体板の一方の面からりんを拡散してＮエミッタ
領域となるＮ影領域と同時にその領域を間隔を介して取
り囲むＮ形付加領域を設け、その付加領域を除去してＮ
エミッタ領域およびゲート電極の備えられるＰペース層
露出間を取り画み、ＰＮ両ベース層間のＰＮ接合に財し
て負ベベルとなるベベル構造を形成することによって達
成される。
電圧の低下が少なく、順逆のもれ電流が小さくまたゲー
ジ点弧特性の良好な高性能のすイリスタの製造方法を提
供することを■釣とする◎この目的は、ＰＨ１０層を有
する半導体板の一方の面からりんを拡散してＮエミッタ
領域となるＮ影領域と同時にその領域を間隔を介して取
り囲むＮ形付加領域を設け、その付加領域を除去してＮ
エミッタ領域およびゲート電極の備えられるＰペース層
露出間を取り画み、ＰＮ両ベース層間のＰＮ接合に財し
て負ベベルとなるベベル構造を形成することによって達
成される。
以下図を引用して本発明の実施例について説明する。第
５ｗＩ（ｇ）〜＜ｄ’）は本発明に基づく両面負ベベル
構造のすイリスタの製造工程を示し、第３図（７Ｉ）よ
り明らかなようにシリコン板１の表面に酸化膜の！スフ
１！１を設けてりんの拡散によりＮエミッタ領域１２を
廖威する際、同時に領域１２を間隔を介して取囲む付加
的なＮ＋領域１４を形成する０次に−のＮ 領域１２と
Ｎ＋領域１４ψ ＋ に挾會れた部分に外層が位置するようにフォトレジスト
膜のマスク２を設け、シリコン板１０対向する裏面上の
区域にもマスタ２を設ける（＆）６さらに第１［（Ｃ）
に示す工程と同様にエツチングにより溝３を形成すれば
、Ｎ＋領域１４はこのエツチングにより除かれる・つづ
いて第３図（Ｃ）に示す点１１４の位置で分割し、パッ
ジベージ曹ン膜５でベベル面１５および表面のＰＮ接合
露出部を覆い＼−なお露出している各領域にカソード電
極６、ゲート電極７、γノード電極８を被着すれ゛ば第
３図ｉｄ＞に示すサイリスタ素子が得られる・エツチン
グの際、７オＦレジスジで覆われてない幅をＷ１エツチ
ングで生ずる溝の幅をｗＳＩｔさをＤとすると、 Ｗ＝ｗ＋２ｇ ＸＤ 、 ｇ＝０．９〜０．１となる
が、Ｎ十拡散の際のｙ中領域１４形成のための！スフ寸
法は第３ｍ（ｇ）において、外側寸法 Ｌｓ ＝Ｄ＋（
４Ｏ−１００）ｓ解開口部寸法Ｌｍ＝Ｄ−（４０〜１０
０）μ餌に設計するのが適当である・ 第３図（ｄ）に示す構造においては、カソード電極６の
外側ではＰペース領域の幅はベベル面付近で充分広く、
逆耐接合ノ３側と岡等になるため、低い順電圧における
好會しくないターンオンが生じない。一方ゲート電極７
の外側のベベル面１５はＮ十領域１４の下に位置した区
域に存在するので、この区域のライフタイムはりんのゲ
ッタリング作用により回復しており表面もれ電流の高く
なることが防止される・會た、図では示されていないが
一般にＮ中層は１層よりエツチングされやすいので、エ
ツチングで生ずるベベル面１５がカソード側のシリコン
画と鋭い角をなすことが防止され、従ってガラス焼付あ
るいはＯＶＤ法によるパッジページ習ン層形虞の際にこ
の角のところで層が薄くなって保護作用が低下すること
もなくなる。
５ｗＩ（ｇ）〜＜ｄ’）は本発明に基づく両面負ベベル
構造のすイリスタの製造工程を示し、第３図（７Ｉ）よ
り明らかなようにシリコン板１の表面に酸化膜の！スフ
１！１を設けてりんの拡散によりＮエミッタ領域１２を
廖威する際、同時に領域１２を間隔を介して取囲む付加
的なＮ＋領域１４を形成する０次に−のＮ 領域１２と
Ｎ＋領域１４ψ ＋ に挾會れた部分に外層が位置するようにフォトレジスト
膜のマスク２を設け、シリコン板１０対向する裏面上の
区域にもマスタ２を設ける（＆）６さらに第１［（Ｃ）
に示す工程と同様にエツチングにより溝３を形成すれば
、Ｎ＋領域１４はこのエツチングにより除かれる・つづ
いて第３図（Ｃ）に示す点１１４の位置で分割し、パッ
ジベージ曹ン膜５でベベル面１５および表面のＰＮ接合
露出部を覆い＼−なお露出している各領域にカソード電
極６、ゲート電極７、γノード電極８を被着すれ゛ば第
３図ｉｄ＞に示すサイリスタ素子が得られる・エツチン
グの際、７オＦレジスジで覆われてない幅をＷ１エツチ
ングで生ずる溝の幅をｗＳＩｔさをＤとすると、 Ｗ＝ｗ＋２ｇ ＸＤ 、 ｇ＝０．９〜０．１となる
が、Ｎ十拡散の際のｙ中領域１４形成のための！スフ寸
法は第３ｍ（ｇ）において、外側寸法 Ｌｓ ＝Ｄ＋（
４Ｏ−１００）ｓ解開口部寸法Ｌｍ＝Ｄ−（４０〜１０
０）μ餌に設計するのが適当である・ 第３図（ｄ）に示す構造においては、カソード電極６の
外側ではＰペース領域の幅はベベル面付近で充分広く、
逆耐接合ノ３側と岡等になるため、低い順電圧における
好會しくないターンオンが生じない。一方ゲート電極７
の外側のベベル面１５はＮ十領域１４の下に位置した区
域に存在するので、この区域のライフタイムはりんのゲ
ッタリング作用により回復しており表面もれ電流の高く
なることが防止される・會た、図では示されていないが
一般にＮ中層は１層よりエツチングされやすいので、エ
ツチングで生ずるベベル面１５がカソード側のシリコン
画と鋭い角をなすことが防止され、従ってガラス焼付あ
るいはＯＶＤ法によるパッジページ習ン層形虞の際にこ
の角のところで層が薄くなって保護作用が低下すること
もなくなる。
さらに例えＨｔサイリスタ高速度化のために金などのラ
イ７タイムキラーを拡散導入する際、ベベルが形成され
る部分にＮ十領域１４が存在するので、金などの濃度分
布がベベル部においてもカソード部と同一濃度で抑えら
れ、表面もれ電流の増加が阻止される。
イ７タイムキラーを拡散導入する際、ベベルが形成され
る部分にＮ十領域１４が存在するので、金などの濃度分
布がベベル部においてもカソード部と同一濃度で抑えら
れ、表面もれ電流の増加が阻止される。
以上述べたように本発明はサイリスタのｌｘミッタ領域
と同時にそれを間隔を介して取り囲むＮ形の領域を廖威
し、カソード側の負ベベル部はその間隔に露出するベー
ス層に端が出るように形成し、さらにゲート電極もペー
ス層露出面に備えるものである。これにより順電圧を保
持するＰＭ接合による空乏層の広がる領域にＮエミッタ
領域が存在しないようにして順電圧を逆耐圧と同様に高
くし、また負ベベル部にもりんのゲッタリング効果が存
在するｉうにしてベベル面の表面もれ電流を低下せしめ
て特性の良好なｆイリスタを得ることができる０本発明
は例示した両面負ベベル構造のすイリスタに限らず順電
圧を保持するＦＮ接合のみに食ベベル構造を有するサイ
リスタにも適用でき、亥た逆阻止５端子サイリスタに限
らずトチイアツクのような他の種類のサイリスタにも適
用できるので得られる効果は極めて大音い＠
と同時にそれを間隔を介して取り囲むＮ形の領域を廖威
し、カソード側の負ベベル部はその間隔に露出するベー
ス層に端が出るように形成し、さらにゲート電極もペー
ス層露出面に備えるものである。これにより順電圧を保
持するＰＭ接合による空乏層の広がる領域にＮエミッタ
領域が存在しないようにして順電圧を逆耐圧と同様に高
くし、また負ベベル部にもりんのゲッタリング効果が存
在するｉうにしてベベル面の表面もれ電流を低下せしめ
て特性の良好なｆイリスタを得ることができる０本発明
は例示した両面負ベベル構造のすイリスタに限らず順電
圧を保持するＦＮ接合のみに食ベベル構造を有するサイ
リスタにも適用でき、亥た逆阻止５端子サイリスタに限
らずトチイアツクのような他の種類のサイリスタにも適
用できるので得られる効果は極めて大音い＠
＠１１（ａ ）〜Ｃｄ＞は従来の両面負ベベル構造量イ
リスタの製造工程を示す断面図、第２ｇはその履電圧印
加時の空乏層の広がりを示す部分拡大断面図、第５１ｉ
（ｇ）〜（ｄ）は本発明の一実施例の両面負ベベル構造
サイ９スタの製造工程を示す断面図である。 １：シリコン板、２：エミッタ領域、Ｓ：エツチングに
よる溝、６；カソード電極、７：ゲート電極、１２：Ｎ
エミッタ領域、１４：Ｎ＊付加領域。 第１図 、Ｐ ２０ ２ 第３図
リスタの製造工程を示す断面図、第２ｇはその履電圧印
加時の空乏層の広がりを示す部分拡大断面図、第５１ｉ
（ｇ）〜（ｄ）は本発明の一実施例の両面負ベベル構造
サイ９スタの製造工程を示す断面図である。 １：シリコン板、２：エミッタ領域、Ｓ：エツチングに
よる溝、６；カソード電極、７：ゲート電極、１２：Ｎ
エミッタ領域、１４：Ｎ＊付加領域。 第１図 、Ｐ ２０ ２ 第３図
Claims (1)
- １）ＰＮＰ３層を有する半導体板の一方の面からりんを
拡散してＮエミッタ領域となるＮ影領域と同時に該領域
を間隔を介して取り囲むＮ形付加領域を設け、該Ｎ形付
加領域を除去してＮエミッタ領域およびゲート電極が備
えられるＰペース層露出面を取り囲み、ＰＮ両ペース層
間のＰＮ接合に対して負ベベルとなるベベル構造を形成
することを特徴とするサイリスタの製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035982A JPS58157167A (ja) | 1982-03-15 | 1982-03-15 | サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035982A JPS58157167A (ja) | 1982-03-15 | 1982-03-15 | サイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157167A true JPS58157167A (ja) | 1983-09-19 |
Family
ID=12578439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035982A Pending JPS58157167A (ja) | 1982-03-15 | 1982-03-15 | サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157167A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918586A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS4974486A (ja) * | 1972-11-17 | 1974-07-18 | ||
| JPS5224474A (en) * | 1975-08-20 | 1977-02-23 | Hitachi Ltd | Semiconductor device process |
-
1982
- 1982-03-15 JP JP4035982A patent/JPS58157167A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918586A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS4974486A (ja) * | 1972-11-17 | 1974-07-18 | ||
| JPS5224474A (en) * | 1975-08-20 | 1977-02-23 | Hitachi Ltd | Semiconductor device process |
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