JPS58155573A - 再生速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信号再生装置において、信号再生速度をスムー
ズに目標速度にするための再生速度制御装置に関するも
のである。

ディスクやテープのような記録媒体に情報を記録する場
合、一般には同期信号を付加し、再生時にこの同期信号
を検出し、この同期周期が一定になるようにして再生速
度を制御している。

この例として、第１図にＰＣＭディスク再生装置の再生
速度制御回路のブロック図を示す。第１図において、１
はモータ、２はディスク、３はピックアップ（以下ｐＵ
という。）、４はＰＵ３で拾い出した信号の中から同期
信号を検出する同期信号検出回路、５はもう一つの再生
速度検出回路である。ここで、再生速度検出回路５は装
置の再生速度が同期信号検出回路４の検出範囲を越えて
いる場合に用いるものでＰ．Ｕ３で取り出した信号中の
特有の信号たとえば最長パルスを検出し、正常動作時の
同期信号周期／最長パルス巾、の比で決まる倍数Ｎでこ
の検出パルス巾をＮ倍することにより同期信号周期を予
測する速度検出回路である。６は切り換え回路、７は切
り換え制御回路、８は周波数電圧変換回路（以下、ｆ−
Ｖ変換器という）で、定電流源１６遅延回路９．パルス
発生回路１０．１１　、積分用容量１２．スイッチ１４
．１７およびホールド容量１３から構成されている。１
５はモータ１のドライブ回路である。

以下第１図の動作を第２図に示すタイムチャートをもち
いて説明する。

ＰＵ３でディスク２より取り出された信号■の再生速度
は同期信号検出回路４および再生速度検出回路５で、そ
れぞれ同期信号及び速度に対応する周期の信号として検
出される。

起動特等、再生速度が所定の速度と大きく異なる場合に
は、再生速度検出回路５の出力○をｆ−Ｖ変換器８に入
力するように切り換え制御回路７および切り換え回路６
は動作する。

切り換え回路６の出力■は遅延回路９．パルス発生回路
１０を経てスイッチ回路１７及びパルス発生回路１１を
経てスイッチ回路１４に導かれ、スイッチ回路１７．１
４をそれぞれ０Ｎ１０ｐｐする。パルス発生回路１１は
■の立上り点Ａ、で短かいパルス■を発生し、このとき
スイッチ回路１４を閉じてコンデンサ１３にコンデンサ
１２の電圧を加える。

■のパルスが終了するとコンデンサ１３の電圧はホール
ドされる。一方遅延回路９を経たパルス発生回路１０の
出力パルスは、Ａ１より遅れたＢ１点で発生し、スイッ
チ１７をＯＮする。このときにはコンデンサ１２の電荷
は放電され■の電圧は０となる。パルス発生器１０のパ
ルスが終了すると電流源１６からコンデンサ１２に電流
が積分され、次のパルスがくるまで■の電圧は上昇する
。次にパルス発生回路１１でＡ、の点に発生するパルス
によって、コンデンサ１３はコンデンサ１２の電圧がサ
ンプリングされ、ホールドされる。

ところで再生速度が同期信号検出回路４の検出範囲内に
入ると、切り換え制御回路７は切り換え回路６を駆動し
【速度信号を同期信号検出回路４の出力Ｏ側に切り換え
、同期信号をもとにした速度制御をおこなう。

従って切り換え回路６の出力■には同期信号周期ＴＩ、
速度信号検出器５の出力信号周期Ｔ、とは異なる時間間
隔Ｔｓで０点にパルスを生ずる。

すなわちスキューを発生する。従ってＡ、の点てコンデ
ンサ１３にサンプリングとホールドが行なわれ、■の制
御電圧は著しく変動することとなり、スムースな速度制
御を困難なものとしている。

本発明の目的は、上記した従来技術の欠点をなくし、ス
キューにょる外乱の影響を受けない再生速度制御回路を
提供することにある。

このため本発明は、スキュー発生区間では再生速度検出
回路の出方を取り込まず、スキ、−発生前に取り込んだ
信号で再生速度を制御するようにしたことにある。

第３図は本発明による一実施例を示す。第５図において
、第１図と同一符号は同一機能を有する。第３図におい
て、２１はゲート回路、２ｏは時限回路である。

また第４図は第３図の動作を説明するタイムチャートで
ある。

本発明では切り換え制御回路７の出力で、時限回路２０
をトリガし、この時限回路２ｏの出力によりｆ−Ｖ変換
器８のサンプルホールド用スイ、チ１４の　１０ＦＦハ
ルスを１定期間ゲートすることにより、スキュー区間に
新たなホールド値を取り込まず、スキュー前の値を保持
しつづけるようＫしている点が従来例と異なる。

次に第３図及び第４図を用いて本発明を説明する。時限
回路２０は切り換え制御回路７の出力で駆動され、第４
図ＯのＥ点からＦ点までその出力■を＠Ｌｏｗ”レベル
とする。ＡＮＤ回路２１は切り換え回路６の出力■と時
限回路２ｏの出力■を入力とするので、ＥＦ間ではＡＮ
Ｄ回路２１の出力［株］には■のＣのパルスを通さず、
パルス発生回路１１０入力がなくなるため、スイッチ回
路１４はＯＦＦされたままとなり、コンデンサ１３の電
圧は切り換え前の電圧値がホールドされ■制御電圧には
変動を生じない。したがってモータ１はスムースに速度
制御の切り換えを行なえる。

第５図はｆ−Ｖ変換器８をディジタル回路で構成した場
合の他の実施例である。本実施例では速度検出信号のパ
ルス間隔を計数し、計数値に比例した電圧に変換して速
度制御を行なうものであり、スキュー区間ではこの計数
値を一時記憶（ラッチ）させて、前計数データをホール
ドさせることにより、スキュ一時の制御の乱れの解決を
図っている。

ここで第３図と同一符号は同一機能を果たす。

次に第６図に示すタイムチャートをもとに第５図の動作
を説明する。

３０はパルス発生回路で、切り換え制御回路７の出力Ｏ
の変化によりパルスを発生する。５１゜３２は共に遅延
したパルスを発生するパルス発生回路である。切り換え
回路６の出力■を入力として、パルス発生回路３１はｔ
１連れてパルス信号■を、パルス発生回路３２はｔ、遅
れてパルス信号［株］を発生する。３３はゲート、３４
はＤ瀝ｙリップ７０、グで、パルス発生回路３０をリセ
ット信号に、切換え回路６の出力■をクロ、り信号にし
て、切り換え回路６が同期信号検出回路４側に切り換え
られると１定期間ゲート３３を開く。３５はパルス発生
回路３１のパルス４区間の長さをカウントするカウンタ
、５６はカウンタ３５のデータを記憶するラッチ、３７
はディジタル信号をアナログ信号にする例Ａ変換器、３
８は基準発振源である、 切り換え回路６の出力■は、パルス発生回路６１に入力
され、ここでｔ、遅延したカウンタ５５のリセット信号
■となる。カウンタ３５は基準発振源３８のクロックを
入力として、リセット信号■の間隔を計数する。パルス
発生回路５２はゲート３６を通過した信号■よりｔ、遅
延したラッチクロック信号■を発生する。う、チ′５６
はこのう。

チクロック［株］によりカウンタ３５の内容を一時記憶
する。ここでラッチ回路５６に一時記憶された計数値は
、パルス発生回路６１０入力■のパルス間隔、すなわち
速度検出信号のパルス間隔を計数したものである。この
計数値をＤ７，４変換器３７によりアナログ電圧に変換
して、モータ１の回転数を制御する。

以上がｆ−Ｖ変換器をディジタル回路で構成した時の動
作である。

切り換え回路６が同期信号検出回路４側に切り換わると
、切り換え回路出力■にはスキー−（Ｅ−Ｆ区間）が発
生する。

本発明では切り換え時パルス発生回路３０によりリセッ
ト信号■を発生させる。

このリセット信号■および切り換え回路出力■によりＤ
ｆｊｌフリップフロップ３４を動作させ、一定区間ゲー
ト３３を開く（■）。この結果う。

チクロック■をつくるパルス発生器３２の入力■は取り
換え後一定期間入力をゲートされう、チクロックが生じ
ない。

この様子を示したものがラッチクロ、り■で切り換え回
路出力■よりｔ！遅れて■→０→＠→■とラッチクロッ
クを発生するが、切り換え後ゲート信号■により入力が
断たれ、■ではう。

チクロックが生じない。ラッチ３６はスキュー区間のデ
ータを取り込むことがなく前の値をホールドする。この
結果、例Ａ変換器３７の出力には変動が生じず、モータ
１の速度制御もスムーズに行なえる。

第７図は同期信号検出回路４の出力Ｏの間隔を計数する
計数回路４０′と再生速度検出回路５の出力θの間隔を
計数する計数回路４０を２系統設け、計数回路の出力■
、■を切り換えてモータ１を制御する本発明の他の実施
例である。

第７図において、第３図、第５図と同一符号は同一機能
を有する。

以下第８図に示すタイムチャートをもとに第７図の動作
を説明する。

計数回路４０．４０’はそれぞれパルス発生回路３１３
２、カウンタ３５．う、チ３６から構成されておりパル
ス人力＠、Ｏのパルス幅をカウンタ′５５で計数しその
値をラッチするものである。

ここでパルス発生回路５１．５２のタイミングは第５図
、第６図で説明したものと同一である。

同期信号検出回路４の出力■のパルス巾Ｔ、は■１の区
間カウントされラッチ３６にメモリされる。

この結果ラッチ３６出力■には、■、のパルス区間が始
まる直前（■のタイミング）にＯｌのパルス巾データｊ
１が出力される。以下■、■のタイミングでそれぞれ■
！、Ｏ８のパルス巾テータｊ、。

ｌ畠が出力される。

再生速度検出回路５の出力○も同様にして■■のタイミ
ングでθ！、Ｏ８のパルス巾ｆ−／。

ｎ＠！、　ｍＢが出力される。

４１は計数回路４０．４０’のう、チ出力Φ、■のデー
タを切り換えるＭＰＸ、４２はう、子回路である。■は
ラッチ回路４２０入カデータである。

モータ１の回転数が目標からずれていると、ＭＰＸ４１
は再生速度検出回路５儒に切り換って、ラッチ回路４２
の入力データ■は計数回路４０の出力■のデータ講、が
入り、回転数を制御する。

回転数が目標に近かづくと、切り換え制御回路７の出力
ＯがＨｉｇｋとなり、ＭＰＸ４１は計数回路４０の出力
■から計数回路４０′の出力■へと切り換わる。これＫ
よりラッチ回路４２０入カデータ■は、 屏◎→講、→購！→Ｉ、→ｊ、→１１ と切り換わる。

モータ１の回転数は目標に近かすいているから、同期信
号検出回路４の出力Ｏのパルス巾Ｔ。

と再生速度検出回路５の出力θのパルス巾Ｔ！はほぼ同
じ長さとなりその計数値れ、ｎ＆、もはぼ同じ値となっ
ている。

Ｔｓ　”　Ｔ！ ！、ユ萬、 この結果、う、子回路４２０入カデータ■が町→Ｊｌと
切り換っても、そのデータの例Ａ出力ＯＫは大きな変動
は生ぜず、スムーズに再生速度検出回路から同期信号検
出回路の出力へと切り換わる。こうして切り換え時に大
きな乱れもなぐ速度制御を行なうことができる。

このように本発明によれば、切り換え時に発生するスキ
ューによる制御電圧の乱れを大幅に抑圧することができ
る。またＬＳＩに向くディジタル回路構成で実現するこ
とができる等の利点を有する。

【図面の簡単な説明】

第１図は従来の再生速度検出回路の回路図、第２図は第
１図の動作を示すタイムチャート図第３図は本発明によ
る再生速度検出回路の一実施例の回路図、第４図は第３
図の動作を示すタイムチャート図、第５図は本発明によ
る再生速度検出回路の他の実施例の回路図、第６図は第
５図の動作を示すタイムチャート図、第７図は本発明に
よる再生速度検出回路、さらに他の実施例の回路図、第
８図は第７図の動作を示すタイムチャート図である。 １・・−・・・・・・・・・・・・・・・・・モータ２
・・・・・・・・・・・・・・・・・・・・・ディスク
３・・−・・・・・・・・・・・・・・・・・ピックア
ップ４・・・・・・・・・・・・・・・・・・・・・同
期信号検出回路５・・−・・・・・・・・・・・・・・
・・・再生速度検出回路６・・−・・・・・・・・・・
・・・・・・・切り換え回路７・・・・・−・・・・・
・・・・・・・・・切り換え制御回路８・・・・・・・
・・・・・・・・・・・・・・ｆ−Ｖ変換器９・・−・
・・・・・・・・・・・・・・・・遅鷺回路１０．１１
・・・・・・・・・・・・パルス発生回路１４．１７・
・・・・・・・・・・・スイッチ２０・・・・・・・・
・・・・・・・・・・時限回路２１・・・・・・・・・
・・・・・・・・・ＡＮＤ回路３０．３１．３２・・・
・・・パルス発生回路３３・・・・・・・・・・・・・
・・・・・ゲート回路３４・・・・・・・・・・・・・
・・・・・Ｄ型フリップフロ、プ３５・・・・・・・・
・・・・・・・・・・カウンタ６６・・・・・・・・・
・・・・・・・・・ラッチ３７・・・・・・・・−・・
・・・・・・例Ａ変換器３８・・・・・〜・・・・・・
・−・・基準発振源４０・・・・・・・・・・・・・・
−・・ディジタル計数器４１　・・・・・・・・・・・
・・・・・・・ＭｐＸ代理人弁理士　薄　１）利　者 ■１図 第？（２） 第３７ 第４図

Claims (1)

【特許請求の範囲】
1. １、再生速度に対応する複数の速度検出信号を切り換え
   装置で切り換え、切り換え装置で選択された速度検出信
   号を制御対象に帰還してなる再生速度制御装置において
   、切り換え前の速度検出信号を記憶する記憶装置を具備
   し該切換え装置の切り換え制御信号を時限回路に入力し
   、該時限回路出力により一定期間切り換え前の速度検出
   信号を前記制御対象に帰還してなることを特徴とする再
   生速度制御装置。