JPS5833385A

JPS5833385A - ゲ−トパルス発生回路

Info

Publication number: JPS5833385A
Application number: JP56130076A
Authority: JP
Inventors: Mitsuru Kudo; 満工藤; Himio Nakagawa; 一三夫中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-08-21
Filing date: 1981-08-21
Publication date: 1983-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、集積回路化に好適なディジタル回路技術的飽
理により、テレビジ冒ン信号等の複合同期信号から水平
同期信号ゲートパルスとバーストゲートパルスの両方を
同時に発生できるよ５Ｋしたゲートパルス発生回路に関
すｂものである。

家庭用ＶＴＲにおいては、色信号を低域周波数に帯域変
換して記録する方式が一般にとられている。第１図は、
この方式のＶＴＲのうち、色信号ｔ−４Ｏｆ！１に低域
変換して、この４０７　Ｈの位相を１水平開期々間毎に
９０°移相して記録再生するＶＴＲ方式を示したもので
ある。図において。

１は複合同期信号入力端子、２は−ＬＨパルス消去回路
、３は時定数回路、４は位相検波器、５は１６０ｆａＶ
Ｃ０、４はパーストゲートパルス発生回路、７は一分周
回路、８は一分周回路、９は位相選択回路、１０は周波
数変換器、１１は基準信号入力端子、１２は変調用信号
出方端子、１３はパーストゲートパルス出力端子を示す
。この方式忙おける低域変換用キャリアは、搬送色信号
内のバースト信号を基準信号とする連続波と４０ｆＨの
信号をＨ毎に９０ｏ＃和した信号とを掛算するととｋよ
り作られている。したがって、搬送色信号よりバースト
信号を抽出するためにパーストゲートパルスが必要とな
る。さらに１この方式による■１においては、４ｏｆ、
ｌＩの信号をＨ毎に９０°移相させる関係から４倍の１
６０ｆＨで発蚤器５が用いられている。

バースト信号以外の信号がドロップアウトやノイズ等に
よりゲートされると、自動位相制御回路系の位相が乱れ
、色相が乱れる現象を起す。

これを防ぐためにパーストゲートパルスは、ＩＨ期間に
１個のパルスしか出力しない−Ｈパルス消去回路２の出
力であるＨパルスをオリ用して発生させられている。

第１図に示されている従来回路ではユＨパルス消去回路
２によりＨパルスが発生される。こめＨパルス＋！　１
６０１ＨＶＣＯ５カら出力された１　６０ｆｖｔＶＣＯ
出力ハルスと共にバーストケートパルス発生回路６に入
力され信号処理を受ける。そしてパーストゲートパルス
発生回路６から端子１３ヘパ−ストゲートパルスが出方
される。このように、従来回路ではＨパルスを発生させ
る段階と、Ｈパルスと１６０／ＨＶＣＯ出カバルスとを
信号処理する段階とを経てパーストゲートパルスを発生
している。

このため回路が複雑となり、回路構成素子数が多くなる
・また、−Ｈパルス消去回路２には１等化パルス、垂直
パルスを除去するために期間かりより大でＨより小の時
定数回路５が必要となる。この時定数回路６には容量が
用いられており、集積化忙際し、容量の集積化が難しい
ためＩＣ外付けとなっていた。このためＩＣビンが１ピ
ン必要となると共に外付は部品が増し、コストアップを
招いたいた。更に時定数回路３は部品のバラつきや経時
変化により誤動作を生じ易いなどの欠点があうた。

本発明の目的は、上記した従来技術の欠点をなくし、水
平同期信号だけを分離する回路とパーストゲートパルス
発生回路とを一体化して回路を簡単化し、　ＩＣピン１
ビンを不ｌ！にする゛こと忙ある。

先ず、第２図により本発明が適用される■１１信号処理
回路の一例を説明する。

端子１から入力された複合同期信号ａはパルス発生回路
１４とゲート回路１５に入力する。パルス発生回路１４
は同期信号の立上りから１６・０ｆＩＩｖｃｏｓの出力
パルースをカウントする。そして、このカウント結果忙
もとづいて、端子１３ヘパ−ストゲートパルスを出力す
ると共に水平同期信号だけを抜き取るよ５にゲートパル
スをゲート回路１５へ出力する。ゲート回路１５はこの
ゲートパルスにより開状態にされ、端子１から入力する
複合同期信号ａより水平同期信号だけを出力する。なお
、前記パルス発生回路１４とゲート回路１５は後に詳し
く説明する。

ゲート回路１５から出力された水平同期信号は位相検波
回路４に入力される。位相検波回路４では１６０ｆ′Ｒ
ｖＣ０５の出力を一分周回路７と５分周４　　　　。

回路８によって１ｉ分周したパルスと、ゲートされた水
平同期信号との位相検波が行なわれる。

位相検波回路４の出力である検波誤差電圧は、１６０ｆ
ＨｖＣ０５に出力すれる。１６０ｆＥＶｃＯ５ノ発振周
波数はこれによりて制御される。

・１６０　ｆｎＶｃＯ５の出力を７分周したパルスは１
位相選択回路９に入力し、位相選択回路９の出力と、端
・子１１に加えられる基準信号とが周波数変換器１０に
入力する０周波数変換器１０からは出力端子１２゛に・
例えば４．２ｙ１０１ｚの信号が出力される。

以下に１本発明のゲートパルス発生回路を実施例によっ
て説明する。第・３図は本発明の一実施例を示し、第２
図のパルス蛇生回路１４とゲート−回路１５を詳細に説
明したものである。

ゲート回路１５において、遅延回路１８、インバークＧ
ｓｏおよびゲー）Ｃｂは端子１から入力されろ水平同期
信号−立下り情報を抜き取る働きをしており、ゲートＧ
ｓ、Ｇ４からなるラッチ回路り。

は、端子１に印加される複合同期信号ａから水平同期信
号をゲートするゲートパルスｊを発生している。また、
ゲートｑ、とＧ６からなるラッチ回路り、は端子１に印
加される複合同期信号２の立上りによってゲートＧ、を
開く信号を出力する。

このため、端子１７に印加される１６０７ｍパルスは複
合同期ｉ号ａが立上りた後、ゲートＧ７を通る。

インバニタＧ１．の出力すはパルス発主回路１４中の分
周回路のクロックになる。

次Ｋ　パルス発生回路１４において、７リツプフコツプ
（以下、Ｆ、Ｆ、と記す）１と２は同期形カウンタを構
成して藷り、入力信号を１分局する。Ｆ、Ｆ、　５〜６
およびＦ、Ｆ、７．８もそれぞれ同期形カウンタを構成
しており、入力信号をそれぞれ一分周、１分周する。ま
た、遅延回路１９．インバータＧ８．およびゲートＧ・
はＦ、Ｆ、１〜８のりセットパルスをつくっている。

以下に、本実施例の動作を第３図、第４図。

第５図によら詳細忙説明する。なお、第４図。

第５図は第３図の回路における主要部の信号の波形図で
ある。

第４図に示されている複合同期信号ａが端子１に入力す
ると、ゲー）　Ｇｔの出力Ｘ１．インバータＧｏｏの出
力Ｘ、およびゲート偽の出力Ｘ、はそれぞれ第４図のよ
うになり、これらの゛回路により複合同期信号ａの立下
り情報が検出されゐ、一方うッチ回路′Ｌ−出力はＨレ
ベルになり端午１７に印加されている１　６０ｆｍパル
スはゲートＧ、ｔ−通る。

ゲートＧ？を通過した１６０ｆＨパルスはクロックパル
スとして、　Ｆ、Ｆ、１とＦ、Ｆ、　２から構成される
７分周回路ＣＩＫ供給される。この１６０ｆ！＋、パル
スは２ツチＬ、のゲートへにリセットパルスが入力する
まで、前記分周回路Ｃ１に供給され続ける。

したがって、インバータＧ１．の出力すは第５図のよう
な波形になる。

クロックパルスはＦ、Ｆ、　１とＦ、Ｆ、２で構成され
るｉ分周回路Ｃ０で７分周され、Ｆ、Ｆ、１のＱ出力が
インバー、りＧ！マを経て、次段の同期形カウンタを構
成する百分周回路Ｃ，ｆｌ　Ｆ、Ｆ、　５〜Ｆ、　Ｆ、
　６のクロックパルスとなる。−分周回路のＦ、Ｆ、５
のＱ出力ｃ、　Ｆ、Ｆ、４のＱ出力゛ｄおよびＦ、Ｆ、
　６のＱ出力ｅは、それぞれ第５図のｃ、ｄ、ｅのよう
な波形になる・Ｆ、Ｆ、　６のＱ出力ｅはインバータへ、によって反転
され、同期形カウンタを構成するＦ、Ｆ、７とＦ。

Ｆ、８からなる７分周回路Ｃ３のクロックパルスになる
。そしてＦ、Ｆ、７のＱ出力ｆ　、　Ｆ、Ｆ’、８のＱ
出力ｇはそれぞれ第５図のｆｌｇに示されているような
波形になる。

パーストゲートパルスｉは、Ｆ、Ｆ、３のＱ出力ｃ　、
　Ｆ、Ｆ、４のＱ出力ｄ　、　Ｆ、Ｆ’、７のＱ出力ｆ
およびＦ−Ｆ、　８のＱ出力ｇの論理積出力と゛して、
端子１３から取り出される。パーストゲートパルスｉは
、第５図のよ５に複合同期信号ａから遅延された信号に
なる。

Ｆ、　Ｆ、　８のＱ出力°ｇは、１６０ｆＩＩパルスの
一分２８周出力となる。このため、出力波形ｇの立上り部分は複
合同期信号層の立上りよ、り約５，０μ秒遅れ、その遅
れはりより大きくＨより小さくなる。

すなわち、１６０ｆｍパルスの１周期は約α４μ秒であ
るので、１６０ｆＨハルスをｉ分周すると、その１周期
は約５０μ秒となる。

この出力ｇはインバータＱ、、により反転され、遅延回
路１９．インバータＧ０およびゲートｑ。

からなる回路によりｇの立下りが検出される。

ｇ出力の立下り部分、換言すればｇ出力の立上り部分は
、Ｆ、Ｆ、１〜８のウセットパル子として用いられると
共に、ゲート回路１５中のラッチ回路り、、Ｌ、のリセ
ット信号りとなる。このため、ゲート回路１５からパル
ス発生回路１４へ供給されるクロックｂは停止すると共
にラッチ回路Ｌ１の出力ｊは反転にしてＨレベルになる
。

上記のように、パルス発生回路１４中のＦ、Ｆ、１〜８
は複合同期信号ａの立上りより約５０μ秒遅れたｇ出力
の立上りと同期してリセットされるので、このリセット
時間までに雑音が複合同期信号Ｊ！に入力されても、バ
ーストゲートバルスが出力されることはない。このため
、１Ｈ期間に１個のパーストゲートパルスだけが発生す
るので、本実施例によれば、雑音に強いパーストゲート
パルスを得ることができる。また記録時と再生時に同一
のパーストゲートパルスを使用する場合、パーストゲー
トパルスの最適値は、テレビジ璽ン―号のチャンネル間
のばらつきを考慮すると、水平同期信号の立上りから遅
延時間が約３２μ秒、パルス幅が約４．８μ秒になる。

本実施例によるパーストゲートパルスｉは、この条件を
満している。さらに、パルス発生回路１４の中に用いら
れているＦ、Ｆ、　１〜８はディジタル素子で構成され
ているのでこれらの７リツプフロツプで構成されたカウ
ンタを非同期式にすると、フリップ７０ツブ忙よる遅延
時間が無視できなくなる。しかし、本実施例では同期形
カウンタを用いているので、フリップフロップの遅延時
間は無視でき、立上り位置とパルス幅が良好なパースト
ゲートパルスが得られる。

さらに、水平同期パルスのゲートパルスとなる信号ｊは
、ラッチ回路Ｌ１が信号りによってリセットされると立
上るので、立上りが複合同期信号の立上りから■より大
でＨ以下の遅れをもつ、また、その立下りは複合同期信
号の立下りと一致する。このため、等価パルス、垂直パ
ルス等が除去され、水平同期パルスだけが出力端子１６
より出力される。

以上説明したように本発明によれば、ＩＣピンとして複
合同期信号を入力する１ビンを設けるだけで、パースト
ゲートパルスと複合同期信号から水平同期信号がつくり
だせ、また、従来の回路のように時定数回路を必要とし
ないので外付けの容量と抵抗を各々１個ずつ減らすこと
ができる。このたり従来の回路に比べてＩＣピンの数が
少なく、また外付は部品が減るために回路の動作が安定
になり、回路か安価に作れるという効果がある。また、
７Ｈハルス消去がディジタル的に処理されるため、部品
のバラつき、経時変動を、全く受けないという効果もあ
る。

【図面の簡単な説明】

第１図は従来のＶＴＲ色信号処理回路のブロック図、゛
第２図は本発明を用いた？Ｉ’Ｒ色信号処理回路のブロ
ック図、第５図は本発明の一実施例であるパルス発生回
路とゲート回路の回路図、第４．第５図はそれぞれ第３
図に示す回路の主要部分のタイミングチャートを示す。１・・・複合同期信号入力端子１４・・・パルス発生回路１５・・・ゲート回路１６・・・水平同期信号出力端子１７・・・１６０ｆ！パルス入力端子１８．１９・・・遅延回路／トＣ−マ１．。一２ｔ　　図才　２　図Ａ′３図　　　、５才斗図（５）Ｘ３

Claims

【特許請求の範囲】

（１）　複合同期信号入力端子に接続され、該端子から
入力する水平同期信号の立下りで閉じる第１のゲート回
路、前記複合同期信号入力端子に接続され前記水平同期
信号の立上りで開く＃！２のゲート回路、該第２のゲー
ト回路を通って供給される水平同期信号の整数倍の周波
数を有するパルス信号を１分周する第１の同期形カウン
タ、該第１の同期形カウンタ出２の同期形カウンタ出力
を一分周する第３の同期形カウンタ、該第２と館３の同
期形カウンタから得られる特定の出力を論理演算する論
理積回路を具備し、前記筒３の同期形カランタの出力が
複合同期信号の立上り部から１より大でＨより小（Ｈは
水平同期周期で約６３．５μ秒）の遅れ時間の間にその
状態を変化するよ５ＫＬ、該第３の同期形°カウンタ出
力の状態の変化を用いて前記第１〜５の同期形カウンタ
の動作を停止すると共に、前記第１のゲート回路を開き
、前記第２のゲート回路を閉じるようにしたことを特徴
とするゲートパルス発生回路。