JPS61113365A - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
- Publication number
- JPS61113365A JPS61113365A JP23439284A JP23439284A JPS61113365A JP S61113365 A JPS61113365 A JP S61113365A JP 23439284 A JP23439284 A JP 23439284A JP 23439284 A JP23439284 A JP 23439284A JP S61113365 A JPS61113365 A JP S61113365A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization signal
- circuit
- output
- synchronizing signal
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、複合同期信号中の垂直同期信号をディジタ
ル的に分離する垂直同期信号分離回路に関する。
ル的に分離する垂直同期信号分離回路に関する。
従来の技術
従来、複合同期信号から垂直同期信号の分離には、アナ
ログ方式とディジタル方式が用いられている。ここで、
複合同期信号とは、水平同期信号および垂直同期信号か
らなるテレビジョン用タイミング信号である。
ログ方式とディジタル方式が用いられている。ここで、
複合同期信号とは、水平同期信号および垂直同期信号か
らなるテレビジョン用タイミング信号である。
第４図はそのアナログ方式の分離回路を示す。
すなわち、入力端子２に加えられる複合同期信号は、積
分回路４で積分された後、コンパレータ６に加えられる
。積分回路４は、抵抗８．１０およびコンデンサ１２．
１４で構成されている。コンパレータ６には、一定のス
レシュホールドレベルｖＴイが設定され、このスレシュ
ホールドレベルＶＴＨと積分出力とが比較され、出力端
子１６にはスレシュホールドレベル■１イを積分出力が
越えた区間に対応する出力Ｖ。が取り出される。
分回路４で積分された後、コンパレータ６に加えられる
。積分回路４は、抵抗８．１０およびコンデンサ１２．
１４で構成されている。コンパレータ６には、一定のス
レシュホールドレベルｖＴイが設定され、このスレシュ
ホールドレベルＶＴＨと積分出力とが比較され、出力端
子１６にはスレシュホールドレベル■１イを積分出力が
越えた区間に対応する出力Ｖ。が取り出される。
第５図はその動作波形を示す。第５図のＡは複合同期信
号であり、この複合同期信号において、Ａ＋ は水平同
期信号、Ａ２は垂直同期信号を示す。
号であり、この複合同期信号において、Ａ＋ は水平同
期信号、Ａ２は垂直同期信号を示す。
この複合同期信号が積分回路４に加えられると、第５図
のＦに示す積分出力が得られる。すなわち、積分回路４
の各コンデンサ１２．１４は、複合同期信号の高（）（
）レベル区間で充電され、その低（Ｌ）レベル区間で抵
抗８、ｌＯを介して放電されるので、Ｈレベル区間が長
い垂直同期信号区間では、放電時間に比較し充電時間が
長いため、コンデンサ１２．１４の充電が進行する。
のＦに示す積分出力が得られる。すなわち、積分回路４
の各コンデンサ１２．１４は、複合同期信号の高（）（
）レベル区間で充電され、その低（Ｌ）レベル区間で抵
抗８、ｌＯを介して放電されるので、Ｈレベル区間が長
い垂直同期信号区間では、放電時間に比較し充電時間が
長いため、コンデンサ１２．１４の充電が進行する。
このようにしてコンデンサ１４に保持された積分出力は
、第５図のＦに示すスレシュホールドレベルｖｒＨと比
較され、スレシュホールドレベル■ＴＨを越える区間に
おいて、コンパレータ６は第５図のＧに示すパルス出力
を発生する。すなわち、スレシュホールドレベルＶＴＮ
を垂直同期信号区間に対応させて設定すれば、複合同期
信号から垂直同期信号を取り出すことができる。
、第５図のＦに示すスレシュホールドレベルｖｒＨと比
較され、スレシュホールドレベル■ＴＨを越える区間に
おいて、コンパレータ６は第５図のＧに示すパルス出力
を発生する。すなわち、スレシュホールドレベルＶＴＮ
を垂直同期信号区間に対応させて設定すれば、複合同期
信号から垂直同期信号を取り出すことができる。
また、第６図はディジタル方式の分離回路を示す。すな
わち、アップダウンカウンタ１８には、計数制御入力端
子２０に複合同期信号、クロック入力端子２２にクロッ
ク信号ｆａｘがそれぞれ加えられ、その計数値は比較値
設定回路２４で設定される比較値とともに、比較器２６
に加えられて比較され、その比較出力が出力端子２８か
ら取り出されるようになっている。
わち、アップダウンカウンタ１８には、計数制御入力端
子２０に複合同期信号、クロック入力端子２２にクロッ
ク信号ｆａｘがそれぞれ加えられ、その計数値は比較値
設定回路２４で設定される比較値とともに、比較器２６
に加えられて比較され、その比較出力が出力端子２８か
ら取り出されるようになっている。
第７図はその動作波形を示す。第７図のＡは複合同期信
号であり、第６図の動作波形と同様に、Ａ１は水平同期
信号、Ａ２は垂直同期信号を示している。この複合同期
信号は、計数制御入力端子２０に加えられ、アップダウ
ンカウンタ１８は、計数制御入力端子２０がＨレベルに
ある場合に加算状態、計数制御入力端子２０がＬレベル
にある場合に減算状態に制御される。このため、クロッ
ク入力端子２２に加えられるクロック信号ｆＣＫは、ア
ンプダウンカウンタ１８の加算、減算状態の区間におい
て、第７図のＨに示すように計数される。
号であり、第６図の動作波形と同様に、Ａ１は水平同期
信号、Ａ２は垂直同期信号を示している。この複合同期
信号は、計数制御入力端子２０に加えられ、アップダウ
ンカウンタ１８は、計数制御入力端子２０がＨレベルに
ある場合に加算状態、計数制御入力端子２０がＬレベル
にある場合に減算状態に制御される。このため、クロッ
ク入力端子２２に加えられるクロック信号ｆＣＫは、ア
ンプダウンカウンタ１８の加算、減算状態の区間におい
て、第７図のＨに示すように計数される。
すなわち、垂直同期信号の区間では、Ｈレベル区間がＬ
レベル区間に比較して長いため、計数が進み、比較値Ｃ
ＴＨを越えることになる。このため、 −比較
値ＣＴＨを越える期間において、出力端子２８には第７
図の■に示す出力信号ＶＤが発生する。
レベル区間に比較して長いため、計数が進み、比較値Ｃ
ＴＨを越えることになる。このため、 −比較
値ＣＴＨを越える期間において、出力端子２８には第７
図の■に示す出力信号ＶＤが発生する。
したがって、比較値ＣＴＨを垂直同期信号区間に対応さ
せて設定すれば、複合同期信号から垂直同期信号を取り
出すことができる。
せて設定すれば、複合同期信号から垂直同期信号を取り
出すことができる。
発明が解決しようとする問題点
第４図に示すアナログ方式の分離回路では、積分回路４
を設置しているため、半導体集積回路で構成した場合、
外付は部品として抵抗８．１０およびコンデンサ１２．
１４が必要となるため、半導体集積回路化がし難いとと
もに、外付は部品が多いなどの欠点がある。
を設置しているため、半導体集積回路で構成した場合、
外付は部品として抵抗８．１０およびコンデンサ１２．
１４が必要となるため、半導体集積回路化がし難いとと
もに、外付は部品が多いなどの欠点がある。
また、第６図に示すディジタル方式の分離回路では、ア
ナログ方式の欠点が解消されているが、出力信号ＶＤが
クロック信号ｒｃＫにより発生するため、本来の複合同
期信号との間にパルス幅ジッタ（ｊｉｔｔｅｒ）分を生
じる。このジッタ分を抑えるためには、クロック信号ｆ
ｃＫの周波数を高く設定する必要があり、その周波数を
高く設定した場合、アップダウンカウンタＩ８のピント
数を大きくしなければならないなどの欠点がある。
ナログ方式の欠点が解消されているが、出力信号ＶＤが
クロック信号ｒｃＫにより発生するため、本来の複合同
期信号との間にパルス幅ジッタ（ｊｉｔｔｅｒ）分を生
じる。このジッタ分を抑えるためには、クロック信号ｆ
ｃＫの周波数を高く設定する必要があり、その周波数を
高く設定した場合、アップダウンカウンタＩ８のピント
数を大きくしなければならないなどの欠点がある。
そこで、この発明は、ジッタ分を抑制するとともに、カ
ウンタを必要としない垂直同期信号分離回路を提供しよ
うとするものである。
ウンタを必要としない垂直同期信号分離回路を提供しよ
うとするものである。
問題点を解決するための手段
すなわち、この発明は、複合同期信号の立ち上がりに同
期しかつその立ち上がりから一定の時間を経て立ち下が
るパルスを発生する同期パルス発生回路と、この同期パ
ルス発生回路が発生するパルスをクロック入力としかつ
前記複合同期信号をデータ入力とし、垂直同期信号の有
無の判定出力を発生する第１のフリップフロップ回路と
、この第１のフリンブフロ・ノブ回路の非反転出力また
は反転出力をデータ入力とするとともに前記複合同期信
号をクロック入力とし垂直同期信号を発生する第２のフ
リップフロップ回路とから構成したものである。
期しかつその立ち上がりから一定の時間を経て立ち下が
るパルスを発生する同期パルス発生回路と、この同期パ
ルス発生回路が発生するパルスをクロック入力としかつ
前記複合同期信号をデータ入力とし、垂直同期信号の有
無の判定出力を発生する第１のフリップフロップ回路と
、この第１のフリンブフロ・ノブ回路の非反転出力また
は反転出力をデータ入力とするとともに前記複合同期信
号をクロック入力とし垂直同期信号を発生する第２のフ
リップフロップ回路とから構成したものである。
作用
したがって、この発明によれば、同期パルス発生回路か
ら複合同期信号の立ち上がりから一定時間だけ遅延した
立ち上がりを持つパルスを発生させ、このパルスを第１
のフリップフロップ回路のクコツク入力、複合同期信号
をデータ入力とすることにより、第１のフリップフロッ
プ回路で垂直同期信号区間を検出し、この検出出力を第
２のフリップフロップ回路のデータ入力、複合同期信号
をそのクロック入力とすることにより、第２のフリップ
フロップ回路から垂直同期信号を発生させる。
ら複合同期信号の立ち上がりから一定時間だけ遅延した
立ち上がりを持つパルスを発生させ、このパルスを第１
のフリップフロップ回路のクコツク入力、複合同期信号
をデータ入力とすることにより、第１のフリップフロッ
プ回路で垂直同期信号区間を検出し、この検出出力を第
２のフリップフロップ回路のデータ入力、複合同期信号
をそのクロック入力とすることにより、第２のフリップ
フロップ回路から垂直同期信号を発生させる。
実施例
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はこの発明の垂直同期信号分離回路の実施例を示
している。
している。
第１図において、入力端子３０には複合同期信号、クロ
ック入力端子３２にはクロックパルスが加えられ、これ
ら複合同期信号およびクロック信号は、同期パルス発生
回路としてのディジタルモノマルチバイブレーク３４（
以下ＤＭＭ３４という）に与えられる。
ック入力端子３２にはクロックパルスが加えられ、これ
ら複合同期信号およびクロック信号は、同期パルス発生
回路としてのディジタルモノマルチバイブレーク３４（
以下ＤＭＭ３４という）に与えられる。
このＤＭＭ３４は、複合同期信号中の水平同期信号また
は垂直同期信号のたとえば立ち上がりエツジに同期し、
水平同期信号のパルス幅より長く次の立ち上がり点より
短い時間幅であって遅延時間幅で立ち下がるパルスを発
生する。
は垂直同期信号のたとえば立ち上がりエツジに同期し、
水平同期信号のパルス幅より長く次の立ち上がり点より
短い時間幅であって遅延時間幅で立ち下がるパルスを発
生する。
このＤＭＭ３４の出力パルスは、遅延回路としてのイン
バータ３６を介して第１のＤ−フリップフロップ回路３
８ （以下ＦＦ回路３８という）のクロック入力Ｃに加
えられ、このＦＦ回路３８のデータ入力りには、入力端
子３ｏに加えられる複合同期信号が与えられている。
バータ３６を介して第１のＤ−フリップフロップ回路３
８ （以下ＦＦ回路３８という）のクロック入力Ｃに加
えられ、このＦＦ回路３８のデータ入力りには、入力端
子３ｏに加えられる複合同期信号が与えられている。
このＦＦ回路３８の非反転出力Ｑは、第２のＤ−フリッ
プフロップ回路４０（以下ＦＦ回路４゜という）のデー
タ入力りに加えられ、そのクロック入力Ｃには、入力端
子３０から複合同期信号がインバータ４２で反転された
後、加えられている。
プフロップ回路４０（以下ＦＦ回路４゜という）のデー
タ入力りに加えられ、そのクロック入力Ｃには、入力端
子３０から複合同期信号がインバータ４２で反転された
後、加えられている。
このＦＦ回路４０の非反転出力Ｑが、出力端子４４から
垂直同期信号ＶＤとして取り出される。
垂直同期信号ＶＤとして取り出される。
以上の構成に基づき、その動作を第２図に示すカイ１．
う、ｔ、、＊ Ｒ＠ Ｌ −ｃ ｓＱ Ｔオ、。
・・１入力端子３０に第２図のＡに示す複
合同期信号が加えられるとともに、クロック入力端子３
２に図示していないクロック信号ｆＣＫが加えられると
、ＤＭＭ３４は、第２図のＢに示す同期パルスを発生す
る。
う、ｔ、、＊ Ｒ＠ Ｌ −ｃ ｓＱ Ｔオ、。
・・１入力端子３０に第２図のＡに示す複
合同期信号が加えられるとともに、クロック入力端子３
２に図示していないクロック信号ｆＣＫが加えられると
、ＤＭＭ３４は、第２図のＢに示す同期パルスを発生す
る。
この同期パルスは、第２図のＡに示す複合同期信号中の
水平同期信号Ａ１、垂直同期信号Ａ２との比較から明ら
かなように、各信号の立ち上がりに同期するとともに、
その立ち上がり点から一定の時間幅を持つパルスで与え
られる。換言すれば、このパルスの立ち上がりから立ち
下がりまでの時間幅は、複合同期信号の次の立ち下がり
より短く、水平同期信号Ａ、のパルス幅より長く設定さ
れている。このような条件を同期パルスに設定するのは
、複合同期信号中の水平同期信号と垂直同期信号との峻
別を図るためである。なお、第２図のＢに示す同期パル
スは、クロック信号ｆＣＫによって形成されているので
、その立ち下がりエツジが第２図のＡに示す複合同期信
号の立ち上がりエツジに対して常に同期している訳では
なく、最大１／ｆｃにのジッタ分を含んでいる。
水平同期信号Ａ１、垂直同期信号Ａ２との比較から明ら
かなように、各信号の立ち上がりに同期するとともに、
その立ち上がり点から一定の時間幅を持つパルスで与え
られる。換言すれば、このパルスの立ち上がりから立ち
下がりまでの時間幅は、複合同期信号の次の立ち下がり
より短く、水平同期信号Ａ、のパルス幅より長く設定さ
れている。このような条件を同期パルスに設定するのは
、複合同期信号中の水平同期信号と垂直同期信号との峻
別を図るためである。なお、第２図のＢに示す同期パル
スは、クロック信号ｆＣＫによって形成されているので
、その立ち下がりエツジが第２図のＡに示す複合同期信
号の立ち上がりエツジに対して常に同期している訳では
なく、最大１／ｆｃにのジッタ分を含んでいる。
このＤＭＭ３４の同期パルス出力は、インバータ３６を
介して反転され、第２図Ｃに示す反転パルスに変換され
た後、ＦＦ回路３８のクロック入力Ｃに加えられる。Ｆ
Ｆ回路３８のデータ入力りには、第２図のＡに示す複合
同期信号が加えられているので、このＦＦ回路３８の非
反転出力Ｑには、第２図のＤに示す垂直同期信号のを無
を表わす判定出力が現れる。すなわち、この判定出力は
、垂直同期信号区間に対応したものであり、高レベル区
間がそれを表わしている。
介して反転され、第２図Ｃに示す反転パルスに変換され
た後、ＦＦ回路３８のクロック入力Ｃに加えられる。Ｆ
Ｆ回路３８のデータ入力りには、第２図のＡに示す複合
同期信号が加えられているので、このＦＦ回路３８の非
反転出力Ｑには、第２図のＤに示す垂直同期信号のを無
を表わす判定出力が現れる。すなわち、この判定出力は
、垂直同期信号区間に対応したものであり、高レベル区
間がそれを表わしている。
この判定出力はＦＦ回路４０のデータ入力りとして加え
られ、そのクロック入力Ｃには、第２図の八に示す複合
同期信号がインバータ４２で反転された後、加えられる
。すなわち、データ入力りを複合同期信号の立ち下がり
エツジに同期して読出すので、こＯＦＦ回路４０の非反
転出力Ｑは、第２図のＥに示すパルス出力となり、この
パルスが垂直同期信号■。とじて出力端子４４から取り
出される。したがって、複合同期信号からジッタ分のな
い垂直同期信号を分離することができる。
られ、そのクロック入力Ｃには、第２図の八に示す複合
同期信号がインバータ４２で反転された後、加えられる
。すなわち、データ入力りを複合同期信号の立ち下がり
エツジに同期して読出すので、こＯＦＦ回路４０の非反
転出力Ｑは、第２図のＥに示すパルス出力となり、この
パルスが垂直同期信号■。とじて出力端子４４から取り
出される。したがって、複合同期信号からジッタ分のな
い垂直同期信号を分離することができる。
第３図はＤＭＭ３４の具体的な構成例を示し、第１図に
示す垂直同期信号分離回路と同一部分には同一符号を付
しである。
示す垂直同期信号分離回路と同一部分には同一符号を付
しである。
０ＭＭ３４は、Ｔ−フリップフロップ回路４６（以下Ｆ
Ｆ回路４６という）およびＤ−フリップフロップ回路４
８ （以下ＦＦ回路４８という）から構成されている。
Ｆ回路４６という）およびＤ−フリップフロップ回路４
８ （以下ＦＦ回路４８という）から構成されている。
すなわち、ＦＦ回路４６のタイミング入力Ｔには入力端
子３０から複合同期信号が加えられ、その非反転出力Ｑ
がＦＦ回路４８のデータ入力りとなっており、このＦＦ
回路４８のクロック入力Ｃには、クロック入力端子３２
からクロック信号ｆＣＫが加えられている。ＦＦ回路４
８は、ＦＦ回路４６から加えられるデータ入力りをクロ
ック信号ｆＣＨのエツジに同期して読み出す。
子３０から複合同期信号が加えられ、その非反転出力Ｑ
がＦＦ回路４８のデータ入力りとなっており、このＦＦ
回路４８のクロック入力Ｃには、クロック入力端子３２
からクロック信号ｆＣＫが加えられている。ＦＦ回路４
８は、ＦＦ回路４６から加えられるデータ入力りをクロ
ック信号ｆＣＨのエツジに同期して読み出す。
このＦＦ回路４８の出力が、０ＭＭ３４の出力としてイ
ンバータ３６に加えられるとともに、ＦＦ回路４６のリ
セット入力Ｒとなっている。
ンバータ３６に加えられるとともに、ＦＦ回路４６のリ
セット入力Ｒとなっている。
したがって、このような構成によれば、第２図のＡに示
す複合同期信号に同期した第２図のＢに示す同期パルス
を形成することができる。
す複合同期信号に同期した第２図のＢに示す同期パルス
を形成することができる。
発明の詳細
な説明したように、この発明によれば、アナログ方式の
分離回路に比較し、積分回路が不要であり、コンデンサ
や抵抗などの外付は部品がなく、半導体集積回路化が容
易になり、また、従来のディジタル方式の分離回路に比
較し、複合同期信号からジッタ分のない垂直同期信号を
容易に分離できる。
分離回路に比較し、積分回路が不要であり、コンデンサ
や抵抗などの外付は部品がなく、半導体集積回路化が容
易になり、また、従来のディジタル方式の分離回路に比
較し、複合同期信号からジッタ分のない垂直同期信号を
容易に分離できる。
第１図はこの発明の垂直同期信号分離回路の実施例を示
すブロック図、第２図はその動作タイミングを示す説明
図、第３図はこの発明の垂直同期信号分離回路の具体的
な構成例を示すブロック図、第４図は従来のアナログ方
式の分離回路を示す回路図、第５図は第４図の動作波形
を示す説明図、第６図は従来のディジタル方式の分離回
路を示すブロック図、第７図はその動作タイミングを示
す説明図である。 ３４・・・同期パルス発生回路としてのＤＭＭ。 ３６・・・遅延回路としてのインバータ、３８・・・第
１のフリップフロップ回路、４ｏ・・・第２のフリップ
フロップ回路。 第１図 第２図 第３図 第４図 第５図
すブロック図、第２図はその動作タイミングを示す説明
図、第３図はこの発明の垂直同期信号分離回路の具体的
な構成例を示すブロック図、第４図は従来のアナログ方
式の分離回路を示す回路図、第５図は第４図の動作波形
を示す説明図、第６図は従来のディジタル方式の分離回
路を示すブロック図、第７図はその動作タイミングを示
す説明図である。 ３４・・・同期パルス発生回路としてのＤＭＭ。 ３６・・・遅延回路としてのインバータ、３８・・・第
１のフリップフロップ回路、４ｏ・・・第２のフリップ
フロップ回路。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 複合同期信号の立ち上がりに同期しかつその立ち上がり
から一定の時間を経て立ち下がるパルスを発生する同期
パルス発生回路と、この同期パルス発生回路が発生する
パルスをクロック入力としかつ前記複合同期信号をデー
タ入力とするとし、垂直同期信号の有無の判定出力を発
生する第１のフリップフロップ回路と、この第１のフリ
ップフロップ回路の非反転出力または反転出力をデータ
入力とするとともに前記複合同期信号をクロック入力と
し垂直同期信号を発生する第２のフリップフロップ回路
とから構成したことを特徴とする垂直同期信号分離回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23439284A JPS61113365A (ja) | 1984-11-07 | 1984-11-07 | 垂直同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23439284A JPS61113365A (ja) | 1984-11-07 | 1984-11-07 | 垂直同期信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113365A true JPS61113365A (ja) | 1986-05-31 |
Family
ID=16970277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23439284A Pending JPS61113365A (ja) | 1984-11-07 | 1984-11-07 | 垂直同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191657U (ja) * | 1985-05-20 | 1986-11-28 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579575A (en) * | 1978-12-04 | 1980-06-16 | Philips Nv | Vertical synchronizing signal separating circuit for television |
-
1984
- 1984-11-07 JP JP23439284A patent/JPS61113365A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579575A (en) * | 1978-12-04 | 1980-06-16 | Philips Nv | Vertical synchronizing signal separating circuit for television |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191657U (ja) * | 1985-05-20 | 1986-11-28 | ||
| JPH0411410Y2 (ja) * | 1985-05-20 | 1992-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900017410A (ko) | 비데오 신호 동기펄스용 검출기 | |
| US4166250A (en) | Synchronizing signal processing circuit | |
| JPS61113365A (ja) | 垂直同期信号分離回路 | |
| US4364091A (en) | Equalizing pulse removal circuit | |
| JPH0789653B2 (ja) | 水平同期信号処理回路 | |
| JPS5833385A (ja) | ゲ−トパルス発生回路 | |
| US5231509A (en) | Burst gate pulse generating device for use in image signal reproducing system | |
| JPS5575386A (en) | Detector circuit for vertical synchronous pulse | |
| JP2598902B2 (ja) | 同期信号雑音除去装置 | |
| JP2765417B2 (ja) | クロック抽出回路 | |
| KR950002212Y1 (ko) | 수직동기 분리회로 | |
| JPS6150428B2 (ja) | ||
| JPH0983832A (ja) | Ａｆｃにおける波形整形回路 | |
| JPH0218636B2 (ja) | ||
| JPH0526857Y2 (ja) | ||
| JP4004149B2 (ja) | 磁気再生装置 | |
| JP2577359B2 (ja) | 垂直同期信号の周波数判別回路 | |
| JP2793726B2 (ja) | 水平同期信号検出装置 | |
| JPS6033650Y2 (ja) | 同期信号分離装置 | |
| JPS6117385B2 (ja) | ||
| JPS62171281A (ja) | 垂直同期信号分離回路 | |
| JPS6150430B2 (ja) | ||
| JPH056383B2 (ja) | ||
| JPS63187876A (ja) | 同期信号分離回路 | |
| JPH04241578A (ja) | 映像信号のフィールド識別信号発生回路 |