JPS58122777A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58122777A JPS58122777A JP472082A JP472082A JPS58122777A JP S58122777 A JPS58122777 A JP S58122777A JP 472082 A JP472082 A JP 472082A JP 472082 A JP472082 A JP 472082A JP S58122777 A JPS58122777 A JP S58122777A
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- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract 2
- 239000004020 conductor Substances 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
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- 230000000087 stabilizing effect Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高周波トランジスタからなる半導体装置に関
する。
する。
発明の技術的背景とその問題点
一般に、高周波トランジスタからなる半導体装置は、電
流が素子の周辺部にのみ集中する所謂周辺効果が特に顕
著に現われる。このため。
流が素子の周辺部にのみ集中する所謂周辺効果が特に顕
著に現われる。このため。
エミッタ周辺長をL・、エミッタ面積をAe。
e
コレクタ面積をムC1とすると /ム。”/Acを太き
(する必要がある。このような要求を満すためにストラ
イプ状(細条)エミッタ、オーバレイ構造、格子状エミ
ッタやこれらを変形した種々の構造が採用されている。
(する必要がある。このような要求を満すためにストラ
イプ状(細条)エミッタ、オーバレイ構造、格子状エミ
ッタやこれらを変形した種々の構造が採用されている。
また、電極構造は、互に歯の部分を入り込ませた形のイ
ンタディジタル構造を採用している。更1′−2大出力
用の素子では、エミッタ領域と取出電極の間に多数の安
定化抵抗を挿入している。この場合には、罵出力時の破
壊耐量を大きくするには、1個の抵抗C二接続されるエ
ミッタの面積ムの及びこれに対応するコレクタの面積ム
Cを小さくする瞥必要がある。
ンタディジタル構造を採用している。更1′−2大出力
用の素子では、エミッタ領域と取出電極の間に多数の安
定化抵抗を挿入している。この場合には、罵出力時の破
壊耐量を大きくするには、1個の抵抗C二接続されるエ
ミッタの面積ムの及びこれに対応するコレクタの面積ム
Cを小さくする瞥必要がある。
しかしながら、ストライプ状構造を採用したものでは、
最終電極の加工上の限界のためにL・/A(lを大きく
できない、また、オーバレイ構造を採用したものでは、
1個の抵抗あたりのコレクタ面積ムC%エミッタ面積ム
・が大きくなる。また、格子状エミッタ構造を採用した
ものでは、エミッタ電極の取出しのために少なくとも幅
4μm以上の取出領域が必要であり、エミッタ面積A・
が大きくなりL・/ム。を大きくできないと共に、絶縁
膜中のピンホールの影響エミッタベースショートを生じ
易く製造が困難になる。
最終電極の加工上の限界のためにL・/A(lを大きく
できない、また、オーバレイ構造を採用したものでは、
1個の抵抗あたりのコレクタ面積ムC%エミッタ面積ム
・が大きくなる。また、格子状エミッタ構造を採用した
ものでは、エミッタ電極の取出しのために少なくとも幅
4μm以上の取出領域が必要であり、エミッタ面積A・
が大きくなりL・/ム。を大きくできないと共に、絶縁
膜中のピンホールの影響エミッタベースショートを生じ
易く製造が困難になる。
その結果、半導体装置の破壊耐量及び利得を高めること
ができなかった。
ができなかった。
発明の目的
本発明は、破壊耐量が高く高利得の高周波Fランジスタ
からなる半導体装置を提供することをその目的とするも
のである。
からなる半導体装置を提供することをその目的とするも
のである。
発明の実施例
第1図に)乃至同図0を参照して本発明の詳細な説明す
る。第1図に)は1本発明の一実施例の平面図、同図(
至)は、同実施例のB−B線に沿う断面図、同図(qは
、同実施例のC−c線に沿う断面図である6図中1は、
m度が約10”/c1!のN+半半導体板板上エピタキ
シャル成長によって形成された抵抗率が約1Ω・1のコ
レクタ領域である。コレクタ領域10所定領域には、表
面抵抗が約4000んのP導電型のペース領域1が形成
されている。ペース領域2は、その周囲及び中央部を縦
断するように形成された表面抵抗が約10Q10のP+
領域Jによって2つのペース領域xa、zbに仕切られ
ている。各々のペース領域z*、xbには、表面濃度が
約2 X 1 o%のN+導導電梨型エミッタ領域4が
所定の拡散深さで略背骨形状に形成されている。ここで
、略背骨形のエミッタ領域4とは、平面が長方形のN
不純物領域を複数個所定間隔で並設し、かつ、その各々
の中央部をこれと直交するN 不純物領域で一体に連結
したものである。
る。第1図に)は1本発明の一実施例の平面図、同図(
至)は、同実施例のB−B線に沿う断面図、同図(qは
、同実施例のC−c線に沿う断面図である6図中1は、
m度が約10”/c1!のN+半半導体板板上エピタキ
シャル成長によって形成された抵抗率が約1Ω・1のコ
レクタ領域である。コレクタ領域10所定領域には、表
面抵抗が約4000んのP導電型のペース領域1が形成
されている。ペース領域2は、その周囲及び中央部を縦
断するように形成された表面抵抗が約10Q10のP+
領域Jによって2つのペース領域xa、zbに仕切られ
ている。各々のペース領域z*、xbには、表面濃度が
約2 X 1 o%のN+導導電梨型エミッタ領域4が
所定の拡散深さで略背骨形状に形成されている。ここで
、略背骨形のエミッタ領域4とは、平面が長方形のN
不純物領域を複数個所定間隔で並設し、かつ、その各々
の中央部をこれと直交するN 不純物領域で一体に連結
したものである。
エミッタ領域4は、その周囲長をできるだけ長くしてエ
ミッタW4II長/エミッタ面積の比を大きくするもの
であれば夷く、略背骨形のものの他にも、*2図に示す
如く、単に平面が長方形のN 不純物領域4aを所定間
隔を設けてペース領域2内C:形成し、このN+不純細
物域4&間からエミッタ取出電極5を引き出すようにし
たものでも良い、また、同図(ト)に示す如く、所定間
隔を設けて並設したN 不純物領域41kを2つづつこ
れと直交するN++純物領域4 a/で連結し、このN
不純物領域a a/を挾むようにしてエミッタ取出電
極5を引き出すようCニジても良い、また、同図(O)
に示す如く、エミッタ領域4の形状は前述の同図(至)
のものと同じ配置とし、垂直方向のN++純物領域4a
′で連結されていないN++純物領域41間からエミッ
タ取出型#i5を引き出すようにしたものでも良い、ま
た。
ミッタW4II長/エミッタ面積の比を大きくするもの
であれば夷く、略背骨形のものの他にも、*2図に示す
如く、単に平面が長方形のN 不純物領域4aを所定間
隔を設けてペース領域2内C:形成し、このN+不純細
物域4&間からエミッタ取出電極5を引き出すようにし
たものでも良い、また、同図(ト)に示す如く、所定間
隔を設けて並設したN 不純物領域41kを2つづつこ
れと直交するN++純物領域4 a/で連結し、このN
不純物領域a a/を挾むようにしてエミッタ取出電
極5を引き出すようCニジても良い、また、同図(O)
に示す如く、エミッタ領域4の形状は前述の同図(至)
のものと同じ配置とし、垂直方向のN++純物領域4a
′で連結されていないN++純物領域41間からエミッ
タ取出型#i5を引き出すようにしたものでも良い、ま
た。
エミッタ領域4を構成する並設されたC不純物領域4a
の間隔は、この領域に抵抗体等を形成できる程度の大き
さに設定してお(のが望ましい。
の間隔は、この領域に抵抗体等を形成できる程度の大き
さに設定してお(のが望ましい。
エミッタ領域4、ペース端域j、 ? 領域1及びコ
レクタ領域1の露出表面には、二酸化ケイ素からなる第
1絶縁層Cが形成宴れている。第1絶縁層6には、エミ
ッーr3域4に通じるエミッタ電極取出用コンタクトホ
ール6a、p′[j域3:;通じるコレクタ、電極取出
用コンタクトホール6bが開口されている。$1絶縁層
ε上には、エミッタ電極取出用コンタクトホールC8を
介してエミッタ領域4に接続する導体層rが形成されて
いる。導体層1は1例えば厚さが約3ooo1で5×1
01/−のリンを注入した多結晶シリコンで形成されて
いる。第1絶縁FIIJi上には、コレクタ電極取出用
コンタクトホールgbに通じるコンタクシホール8bを
有し、がっ、導体層7に通じるコンタクトホール8&を
有する第2絶縁層8が、導体層r及び$l絶縁層6を覆
うようにして形成されている。第2絶縁層1は、リンを
注入した二酸化ケイ素で形成されている。第2絶縁層r
上には、コンタクトホール11.導体層1を介してエミ
ッタ傾城4に接続するエミッタ取出電極p・・・9が、
p+饋域で仕切られたペース領域1m、lbの各々の上
方に2本づつ形成されている。この工えツタ収出電極り
・・・りの他端部署;は、安定化抵抗体10・・・10
が夫々接続されている。また、第2絶縁層r上には、コ
ンタクトホール#b、コレクタ電極取出用コンタクトホ
ール#bを介してC領域3に接続するペース取出電極1
1が形成されている。
レクタ領域1の露出表面には、二酸化ケイ素からなる第
1絶縁層Cが形成宴れている。第1絶縁層6には、エミ
ッーr3域4に通じるエミッタ電極取出用コンタクトホ
ール6a、p′[j域3:;通じるコレクタ、電極取出
用コンタクトホール6bが開口されている。$1絶縁層
ε上には、エミッタ電極取出用コンタクトホールC8を
介してエミッタ領域4に接続する導体層rが形成されて
いる。導体層1は1例えば厚さが約3ooo1で5×1
01/−のリンを注入した多結晶シリコンで形成されて
いる。第1絶縁FIIJi上には、コレクタ電極取出用
コンタクトホールgbに通じるコンタクシホール8bを
有し、がっ、導体層7に通じるコンタクトホール8&を
有する第2絶縁層8が、導体層r及び$l絶縁層6を覆
うようにして形成されている。第2絶縁層1は、リンを
注入した二酸化ケイ素で形成されている。第2絶縁層r
上には、コンタクトホール11.導体層1を介してエミ
ッタ傾城4に接続するエミッタ取出電極p・・・9が、
p+饋域で仕切られたペース領域1m、lbの各々の上
方に2本づつ形成されている。この工えツタ収出電極り
・・・りの他端部署;は、安定化抵抗体10・・・10
が夫々接続されている。また、第2絶縁層r上には、コ
ンタクトホール#b、コレクタ電極取出用コンタクトホ
ール#bを介してC領域3に接続するペース取出電極1
1が形成されている。
而して、このように構成された半導体装置LLは、エミ
ッタ領域4を平面が長方形のN+不純物領域を所定間隔
で並設して構成し、エミッタ取出電極−・・・−が複数
本取出せるようにしたので、各々のエミッタ取出電極り
・・・tに安定化抵抗体10・・・10を夫々接続せし
めて一つの安定化抵抗体18−IIIあたりのコレクタ
面積を1しく小さくすることができる。その結果。
ッタ領域4を平面が長方形のN+不純物領域を所定間隔
で並設して構成し、エミッタ取出電極−・・・−が複数
本取出せるようにしたので、各々のエミッタ取出電極り
・・・tに安定化抵抗体10・・・10を夫々接続せし
めて一つの安定化抵抗体18−IIIあたりのコレクタ
面積を1しく小さくすることができる。その結果。
破壊耐量を大巾に向上させることができる。
また、前述のように周長が長くなるようにエミッタ領域
4を形成したので、エミッタ周長L・/エミッタ面積ム
・の比を大きくすることができる。その結果、高周波利
得の高い素子を得ることができる。また%−ス取出電極
11・・・11をエミッタ領域4 に2重ならないよう
に形成できるので、−ンホールに起因するエミッターペ
ース間ショートの発生を肪止し、素子の歩留を高めるこ
とができる。
4を形成したので、エミッタ周長L・/エミッタ面積ム
・の比を大きくすることができる。その結果、高周波利
得の高い素子を得ることができる。また%−ス取出電極
11・・・11をエミッタ領域4 に2重ならないよう
に形成できるので、−ンホールに起因するエミッターペ
ース間ショートの発生を肪止し、素子の歩留を高めるこ
とができる。
尚、実施例1の半導体装置11を多数個接続して大出力
用の集積回路装置を構成しても良く。
用の集積回路装置を構成しても良く。
この鳩舎、安定化抵抗体1#に接続されるエミッタ取出
電極9・・・tの数は、その仕様に応じて適宜設定する
のが望ましい。
電極9・・・tの数は、その仕様に応じて適宜設定する
のが望ましい。
発明の詳細
な説明した如く1本発明に係る半導体装置は、安価で破
壊耐量が高(、シかも高利得の高周波トランジスタで構
成することがでとるものである。
壊耐量が高(、シかも高利得の高周波トランジスタで構
成することがでとるものである。
第1wJ(A)は1本発明の実施例の平面図、同図(至
)は、同実施例のB−B線に沿う断面図囲同因0は、同
実施例のC−0纏C:沿う断面図、第2図淘乃至同図0
は、エミッタ領域及びエミッタ電極取出部の他例を示す
脱IIA図である。 1・・・コレクタ領域、z、z*、xb−・・ペース領
域、3・−戸領域、4・−エミッタ領域、4a。 a a/・・・不純物領域、5.t・・・エミッタ取出
電極、6・−第1絶縁層、1・−導体層、8・・・第2
絶縁層、10・・・安定化抵抗体、11・−ペース取出
電極。 去1・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第2図 (A) (B) (C)
1、事件の表示 特願昭57−4720号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 Uりを°刀口人lる。 特許庁員官 島田春樹殿 1.事件の表示 特−昭57−4720号 2 発明の名称 半導体装置 3、補IEをする者 事件との関係 特許出願人 (307) 東京芝浦電気株式金社 6、補+l:、の対象 明細書 7、補正の内容 (1)明細書、s6頁3行目、10行目、及び第7員3
行目−二「コレクタ」とあるのを「ペース」と訂正する
。
)は、同実施例のB−B線に沿う断面図囲同因0は、同
実施例のC−0纏C:沿う断面図、第2図淘乃至同図0
は、エミッタ領域及びエミッタ電極取出部の他例を示す
脱IIA図である。 1・・・コレクタ領域、z、z*、xb−・・ペース領
域、3・−戸領域、4・−エミッタ領域、4a。 a a/・・・不純物領域、5.t・・・エミッタ取出
電極、6・−第1絶縁層、1・−導体層、8・・・第2
絶縁層、10・・・安定化抵抗体、11・−ペース取出
電極。 去1・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第2図 (A) (B) (C)
1、事件の表示 特願昭57−4720号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 Uりを°刀口人lる。 特許庁員官 島田春樹殿 1.事件の表示 特−昭57−4720号 2 発明の名称 半導体装置 3、補IEをする者 事件との関係 特許出願人 (307) 東京芝浦電気株式金社 6、補+l:、の対象 明細書 7、補正の内容 (1)明細書、s6頁3行目、10行目、及び第7員3
行目−二「コレクタ」とあるのを「ペース」と訂正する
。
Claims (1)
- 一導電型の半導体基板の所定領域に形成された反対導電
型のペース領域と、該ペース領域内に反対導電型の不純
物領域を所定間隔を設けて複数個並設してなるエミッタ
領域と、該エミッタ領域に接続され、かつ前記ペース領
域上に絶縁層を介して積層された導体層と、該導体層に
一端部を接続した複数本のエミッタ電極と、該エミッタ
電極の各々の他端部に接続された抵抗体と、前記絶縁層
に形成されたコンタクトホールを介して前記ペース領域
に接続されたペース電橋とを具備することを特徴とする
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP472082A JPS58122777A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP472082A JPS58122777A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58122777A true JPS58122777A (ja) | 1983-07-21 |
Family
ID=11591715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP472082A Pending JPS58122777A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58122777A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5144408A (en) * | 1985-03-07 | 1992-09-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of manufacturing the same |
US5204735A (en) * | 1988-04-21 | 1993-04-20 | Kabushiki Kaisha Toshiba | High-frequency semiconductor device having emitter stabilizing resistor and method of manufacturing the same |
US7463559B2 (en) * | 2004-01-30 | 2008-12-09 | Sanyo Electric Co., Ltd. | Optical disk apparatus |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55117274A (en) * | 1979-03-01 | 1980-09-09 | Nec Corp | Semiconductor device |
JPS5637673A (en) * | 1979-09-04 | 1981-04-11 | Nec Corp | Semiconductor device |
JPS5651366B2 (ja) * | 1973-08-31 | 1981-12-04 |
-
1982
- 1982-01-14 JP JP472082A patent/JPS58122777A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5651366B2 (ja) * | 1973-08-31 | 1981-12-04 | ||
JPS55117274A (en) * | 1979-03-01 | 1980-09-09 | Nec Corp | Semiconductor device |
JPS5637673A (en) * | 1979-09-04 | 1981-04-11 | Nec Corp | Semiconductor device |
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---|---|---|---|---|
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US7463559B2 (en) * | 2004-01-30 | 2008-12-09 | Sanyo Electric Co., Ltd. | Optical disk apparatus |
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