JPS58118970A - デイジタル回路試験用シグニチヤ解析システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子的試験装置、籍に多数のクロック期間中に
試験ノード上のディジタル信号を表わすジグ；チャを訪
導することによってディジタル回路の動作を試験するた
めのシステムに係るものでめる。

ディジタル回路の正しい動作を試験するために多くの異
なる方法が開発されて来た。敢も基本的なデバイスは薗
シックグローブであって、試験する各ノードに接触させ
る。グローブは、試験ノードにおいて信号が遷移すると
閃元しそれによってそのノードにディジタル信号が存在
していることを表わす表示灯を含んでいる。しかし、ロ
ジックグローブはそのノードにおけるディジタル信号が
正しいか否かを、即ちもし回路が正しく動作していれば
そのノードに存在すべきディジタル信号を六示するもの
ではない。

、ありふれ九オツシロスコープを用いてディジタル回路
を試験するという試みもなされて来た。＆めて一１率な
ディジタル回路に対し【はこれらの技術は満足できるが
、よシ複雑なディジタル回路では二うの基本的な理由か
らオツシロスコープによって光分に試験することはでき
ない。第７に、核的なディジタル回路に↓つて発生され
る信号は、それら自体極めて複雑である。従ってどれか
正しい信号であるのかを決足することが困蛾であり、実
際の信号と正しい信号とを比較することはＬ９−鳩困鑓
である。第コに、そのディジタル信号が正しいものであ
ることを確１するには、特定の時間に亘つ【回路内の複
数の他の信号と比較する必要がある。しかもこれらの比
較を行なう友めに、これらの信号にオツシロスコープを
同期させることは極めて困難である。

ｒイジタル回路試験におけるオツシロスコープの限界が
ロジックアナ２イデの開発を招いた。費シックアナライ
ザＦｉｉ本的にはストレージオツシロスコーデであり、
互に比較さるべき信号を順次に記憶できるようになって
いる。これらの１２シツクアナライプは、オツシロスコ
ープを用いるｒイジタル回路試験に固有の若干の問題を
解消したが、ディジタル回路の正しい動作成は孤立し次
障讐を容易に且つ迅速に探死することはできな、い、ま
え、オツシ四スコーグと同様に、熟練した試験者にＬつ
てしか有効に使用できない。

上述の技術は中種皮に複雑なｒイジタル卸絽に対してや
＼不適当である罠しか過ぎないが、パスアーキテクチャ
を用いるマイクロプロセッサをベースとするシステムに
対しては絶望的に不適当である。これは、特定の入力に
対して光分ＫＰｌｉ定された挙動で応答するようになっ
ている特定の個々のハードウェアロジック素子の出力を
試験することができないからである。それどころか、マ
イクロプロセッサ及びそれに接続される大規模集積成分
は複数パスに複雑なデータ流を発生する。多数のデバイ
スが共通のパスに接続されるから、どのデバイスがその
パスに信号を発生しているのかを確かめることは殆んど
不可能である。適切な点においてオツシロスコープをト
リガする丸めに短かい診断用プログラムをマイクロブ闘
セッサをペースとするシステムに対して書くことはでき
るが、この方法はマイクロプロセッサ及び関連ハードウ
ェアがこれらのプログラムを遂行するべく光分に機能し
ていることを前提にしている。

上述の技術によるｒイジタル回路試験に伴なう別の曲趙
は、試験者が試験中の回路に関して及び彼等の電気工学
における技能の両方に極めて精通している必要があるこ
とである。これらの人々の高賃金がｒイジタル回路の試
験及び修理を極めて高価にしてしまう。

従来技術によるマイクロプロセッサデバイスの試験にお
いて遭遇する表面的には解決できない問題のために、マ
イクロプロセッサをペースとするデバイスの製造者は基
板交換による保守プログラムに幀るのが一般的である。

即ち、マイクロプロセッサデバイスが作動しなくなると
システムが再び作動可能となるまで回路基板を、動作す
ることが解っている基板と交換して行く、この保守技術
は多くの場合満足できるものであるが、他の多くの場合
に完全に受入れ得るものではない。例えば、基板変換プ
ログラムは必要な修理に相当な遅ハをも九らす特質を有
しておシ、受入れ得ないような休止期間を伴なうことが
多い、ま九若干の型Ｏｆイジタル装敏は、その中の部分
が容易に交換できる程元分に可搬式ではない、更に％基
板交換プログツムは多くの基板在庫を必要とするのでｖ
ｍ費が高価となり、また若干の基板は試験装置では正し
く機能するのに実装すると機能しないことがある。

・　これらの間融の結果、パスアーキテクチャを用いた
マイクはプロセッサをベースとするシステムのような最
も複雑な種類のｒイジタル回路が正しく動作しているこ
とを比較的未熟な人でも迅速にａ［認できる工うにする
技術が開発されて来九、これらの技術はデータ圧縮原理
を利用するもので、試験期間中に試験ノードに現われる
比較的複雑な信号のパラメータを表わすデータを単一の
数に縮める。

最初のｒ−夕圧縮試験技術は「遷移計数法」として知ら
れており、試験期間中の試験ノード上の論理レベルの変
化の数を計数する０次でこの遷移数と、その期間中に正
しく動作する回路が発生すべき遷移数を表わす予め記録
され友数とを比較する。遷移計数法に、遷移が行なわれ
つつあることだけではなく、これらの遷移の数が正しい
ことを本確認するので、ロジックグローブ試験法よ郁は
確かに望ましいものである。ｔた遷移計数ｖ：、躾法は
、比較的未熟な人でも試験を遂行することができるので
、オツシｐスコープ或はロジツタアナ２イデ試験法よシ
も有利である。遷移計数法は従来の試験技術よシも優れ
【はいるが、遷移が導切な時点に生じ九という保証が得
られないので、信頼性に欠けるという悩みがある。

遷移計数法によって可能なよシもより一層信頼性に富む
正しい動作の確認の丸めに、米国特許３．９７１．、ざ
６ダ号に開示されている改良され九ｒ−タ圧縮試験技術
が開発された。「シグニテヤ解析」と名付けられたこの
技術は、多数のり■ツクサイクルからなる試験期間中に
ディジタル信号を表わすデータ語を誘導する。シダニテ
ヤは排他的０Ｒｒ−トの出力を記録するマルチピットシ
フトレジスタによって発生させる。この排他的ＯＲダー
トの入力には、試験中のノードからのディジタル信号と
シフトレジスタの特定段の出力とが印加される。従って
試験期間終了時にシフトレジスタ内に記憶され九データ
語は、その試験期間中の会クロックサイクル中の試験信
号を表わしていることＫなる。／６ビツトのシフトレジ
スタならば、どのサングル期間中でもコ１６（即ち１．
！、！３１．）個の考え得るｒ−夕語が存在する。これ
らの１６ビツトは弘つの群にエンコードされ、４Ａデイ
ジツトの１６進シグニチヤを発生するように表示器に印
加される。従ってシダ二チャは、所定のサンプル期間中
の特定の回路ノード上のディジタル信号を表わすことＫ
なる。更に、シグニチャアナライザのためのクロック信
号は試験中の回路から訪導されるので、シグニチャアナ
２イデは回路と同期して動作する。その結果、シダ二チ
ャは遷移時点の誤シの存在を表示するようになる。ある
グーＦ期間に亘って発生するディジタル信号のための考
え得るシダ二チャの数が大きいので、各ノード毎に８１
％なシダ二チャが発生する蓚率は高くなる。

従って、正しく動作していることが解っている回路の各
ノードのシダ二チャを配置すれば、これは正確に動作し
ている回路を完全に表わすことになる０次で試験中の回
路Ｏノードをサンプルしてそれぞれのシダ二チャを求め
、これらを元の回路の対応ノードのシブ二チャと比較す
ることが可能である。

シダニチャ解析試験法によれば最４複雑なディジタル回
路及びマイクロプロセッサをペースとする機器を迅速且
つ正確に試験することができるが、特定のノードを識別
する必要があること、次で七〇ノードのものとして得ら
れるシブ二チャと各ノードを表わす基準源とを手動で比
較することから、その使用効率が制限されてしまう、一
般に１この手動比較は種々の技術を用いて遂行される。

７つの技術は、各シダ二チャ及びその対応ノードとシダ
二チャ及びノードの表との比較を含んでいる。

ｔ、はシグニテヤの注解を付した回路図或は回路基板レ
イアウトを用いることができる。しかし、それでも点検
者は回路図或は基板レイアウト上のピ／番号から適切な
試験ノードを探し出し、シグエチャアナライザと回路図
或は基板レイアウトの両方を照合して測定したシダ二チ
ャと正しいシダ二チャとを手動で比較しなければならな
い、この手動比較は、オツシ諧スコープを用いてＴイジ
タル波形を互に比較するよりも遥かに容易で＃′ｉある
が、若干の誤シを生ずる恐れがある。これは特に、比較
の結果が肯定的であることが多い場合に生ずるもので、
点検者はその後の比較も肯定的である吃のと期待しがち
となる。これらの環境の下では、点検者は比較が否定的
であっても肯定的であると見做してしまうものである。

手動比較に要する時間を短縮しようとして、試験中の回
路基板上のノードの位置に対応する位置に孔をあけた型
板が開発された。仁れらの孔によって各ノードに接近可
能となシ、また型板の孔の隣にそれぞれのシグニテヤを
印ＩＪＬ？おくことＫよっであるノードの実際のシダ二
チャとそＯノードの正しいシダ二チャとの間の比較が迅
速に且つ比較的ｉｊ４．ｔｐ少なく遂行できる。しかし
、この技術がｗ４ｂがないとはいえ、各回路毎に特別な
型板を必要とすることはｍｔｔ、い４のではなく％　％
にマイクロプロセッサデバイスの場合のように、ある回
路の正しいシダ二チャが容易に、或はｊＩＩｋ変えられ
る場合は尚更である。

本発明の目的は、ある％足の試験ノードからのシダ二チ
ャとそのノードに対応する基準シダ二チャとを一致させ
る必要をなくしてディジタル回路のシダニチャ解析試験
を可能ならしめることである。

本発明の別の目的は、手動シグニチャ比較を必要としな
いシダニチャ解析システムを提供する仁とである。

本発明の別の目的は、回路の迅速且つ正確なシグニチャ
調査を容易ならしめる丸めに、正しく動作している回路
から基準シダ二チャを自動的に記憶することが可能なシ
グニテヤ解析シスデムを提供することである。

本発明の更に別の目的は、シダニチャ解析法と遷移計数
法とを混合して両シスデムＯ＃Ｉｏｓｓを最小ならしめ
たシダニチャ解析システムを提供することである。

本発明のこれらの、及び他の目的を達成するためにシグ
ニテヤ解析システムは、ｒイジタル回路の試験ノードか
らのシグニチャと、正しく動作している時のその回路の
ノードのｒイジタルシグニチャに一致する記録され九シ
グニチャ組とを比較する。本発明の基礎は、試験ノード
における不正確なディジタル信号を表わすシグニチャは
その回路の任意の他のノードからの正しいシグニチャと
は側御にならないであろうという今まで認められなかつ
九涼理である。これは、特定の試験ノードにおける不正
確なディジタル信号を表わすシダニチャはその間じノー
ドにおける正しいシグニチャとは同一にならないであろ
うとする従来のシグニチャ解析システムの原理とＦ１著
しく異なつ【いる。

本発明のシグニチャ解析システムが基礎としている前提
は、もし＝（１）シグニチャを発生する方法と試験回路
の動作方法とを類似させず；（２）シグニチャ飴内のピ
ット数を、同一のシグニチャ値を生じさせる工うな異な
る２つのｆ−夕の特質を受入れる確率を極めて低いもの
とするよう光分大きくシ；（３ンメる試験点において不
一致と判定されたものが回路内の任意の他の点と同一な
データパターンとはならないようにし；そして（４）シ
グニチャ語内のビット数を、不正確なシグニチャ値を回
路内の他の点の正しい値と同じものとし【受入れる確率
を極めて低いものとする工うに充分とれば、効力を生ず
ることになる。

試験ノードからのシグニチャと記録されているシグニチ
ャの表とを試験ノードの識別を行なわずに比較する能力
によって、特定の試験ノードを識別する必要性を排除し
ている０本システムでは、好ましくは、論理ｆ−）の出
力に入力を接続した多段シフトレジスタによってシダニ
チャを発生させる。この論理ｅ−）は試験ノードからＯ
ｒディジタル信号、シフトレジスタの選択された複数０
段の出力とを受ける複数の入力を有している。ｆ″イジ
モ シフトレジスタがディジタル信号に応答できるようにす
る制御手段を設けてるる、システムは、試験ノードを表
わす各シグニチャとメモリ内に記録されている全てのシ
グニチャとを目動的に比較して同一のシグニチャを見出
したこと、匙ちその試験ノード上のディジタル信号が正
しく動作している回路のものと一致していることを表わ
す表示を発生する。逆に、コンパレータが試験シグニチ
ャとメモリ内に記録されているシグニチャの何れとも不
一致であつ几ことを見出すと、システムはその試験ノー
ドにおけるディジタル信号が正しくないものづあること
を表示する。システムは更に、迅速且つ正確な回路シグ
ニチャ調査を遂行するために、正しく動作しているディ
ジタル回路からのシグニチャによってメモリをプログラ
ムするための手段をも含んでいる０回路或はソフトウェ
アプログラムをほんの僅かだけ変更しても、回路のシグ
ニチャ特性は完全に変わシ得るから、これは特に′１ｊ
ＬＪＪＬＬである。全てＯノードからのシグニチャを記
録しつつ７つのノードからのシグニチャを一度記録する
ことがないようにするために、システムはメモリ内に記
録されたシグニチャの数を計数して重複してシグニチャ
を記録しょうとすると表示を与えるようになっている。

ダート期間は試験中の回路からのスタート信号によって
開始され、回路からのストップ信号によって終了する。

ディジタル信号の若干の部分がシグニチャに貢献しない
ようにさせる九めＫｓｆ”イジタル回路からのイネーブ
ル信号を用いてダート期間の一部の閣シグエチャ発生器
をディスエーブルさせることができる。

システムは、１つのダート期間中と次のグー）Ｊ９１間
中の試験ノードからのシダニチャをも比較し、不安定な
シダニチャ状態を検出する工うＫなっている。不安定な
シグニチャが発生すると、システムは不安定なシグニチ
ャを記録して連続的に表示し、回路の間欠的欠陥の検出
を容易ならしめている。システム内の誤シの確率は、ダ
ート期間中のディジタル信号の遷移の数も計数し、シダ
ニチャの一致と遷移計数の一致とが存在する場合だけデ
ィジタル信号を正しいものとして表示することに工って
低下させている。

以下に添附図面を参照して本発明の詳細な説明する。

第１図に示すように、シグエチャ解析システ＾１０はハ
ウジング１２を含んでおシ、ハウジング１２は殆んどの
システムエレクトｐニクスを収容しておシ、残余ｌ−１
データブｑ−ノ１４及び制御Ｉラド１６内に収容されて
いる。

ハウジング１２の前部はノ４ネル１８によって樅われて
おり、パネル１８はシステムの動作モードを制御するた
めのｔつの「モード」スイッチ２　Ｇ。

手動リセットスイッチを押すまでシグニチャをｒイスグ
レイ上に保持させるための「ホールド」スイッチ２２、
ダート期間毎に変化するシグニチャを表示させるための
「不安定ラッチ」スイッチ２４、正しく動作することが
知られている回路からのシグニチャを記憶させる次めの
「ストア」スイッチ２６、及びｒイジタルディスプレイ
２８を有している。これらのスイッチの動作に関しては
後述する。

プローブ１４は複数の表示灯３０〜３８、リセットスイ
ッチ４０並びく回路の試験ノードと接触させる４電性チ
ツノ４２を含んでいる。

制＃ボッド１６は、試験中の回路に接続する５本のライ
ン即ちリード４４〜５２を含んでいる。

ライン５２は回路のシステム！＆地に接続され、クロッ
クライン５０は回路のクロックに接続される。

スタートライン４８は、試験中の回路の既知の時点に状
態を変化させる（従ってｒ−）期間のスタートとして使
用できる）ノードに接続される。同様に、ストップライ
／４６は、スタートツイン遷移後の所定の時点に状態を
変化させる（従ってｒ−ト期間の終りを識別できる）ノ
ードに接続される。イネーブルライン４４は、試験ノー
ド上のディジタル信号をシグニチャに貢献させ之〈ない
場合に、ｆ−）期間中の所定の期間の開状態を変化させ
る回路ノードに接続される。即ちイネーブル２イン４４
はこの所定期間中システムをディスエーブルさせるので
、シグニチャはライン４８上のスタート遷移から所定期
間の始めまでと、所定期間の終シからライン４６上のス
トラグ信号の遷移までのディジタル信号を表わすことに
なる。

手動モードでは、シスグムＩＯ＃′ｉ谷ノード母のシグ
ニチャ或は遷移計数の何れかを発生することができる。

即ち、スイッチ２０Ｃを作動させると、システム１０＃
′ｉ手動シグニチャモードになる。このモードでに、グ
ローブ１４上のリセットスイッチ４０を押してチップ４
２を試験ノードに接触させる０次のｆ−）期間中、シス
テム１０はそのダート期間中の試験ノード上のディジタ
ル信号に対応する’Ｉｆ″イジツト／６進シグニチャを
発生し、このシグニチャをディスプレイ２８上に表示す
る。

次でこのシグニチャとそのノードのための正しいシグニ
チャと比較する。従って手動モードで動作中ノシステム
１（１、従来のシグニチャ解析システムと全く同じであ
る。

手動：ＪＩＩ移計数モードではスイッチ２０ｄが押され
、システム１０Ｆｉサンプル期間中に試験ノーげに発生
した遷移の数をディスプレイ２８上に視覚表示する。

手動モードの主欠陥は、ディスプレイ２８上のシグニチ
ャとそのノードの正しいシグニテヤトヲ比較するのに必
要な時＋＝ｉの艮烙である。スイッチ２０ａを付活させ
ることによって選択される自動シダニチャモードでは、
手動シグニチャ比較は必要ない、前述のように、試験中
の回路の各ノードのシグニチャはｆｕグラマプルリード
オンリーメモリ（ＦＲＯＭ）内に記憶されている。自動
シダニチャモードで作動中のシステム１０は、試験ノー
ド上のディジタル信号に対応するシダニチャがＰＲＯＭ
内に記憶されているシダニチャの何れかと同一であるか
否かを決定するに過ぎない、ＦＲＯＭはあシふれたＰＲ
ＯＭｆログラムを用いてシグエチャをｆａミグラムても
よいし、戚はシステム１０に１ってグ四グラムしてもよ
い、後者の場合には、スイッチ２０Ｃを付活させること
によってシステム１０を手動シダニチャモードＫｔ１ｔ
＜。グローブ１４を試験中の回路内のあるノードに接触
させ、シグニチャを計算させ表示させる。次でストアス
イッチ２６を一度だけ押すと、ＦＲＯＭの次のブランク
位置が表示される。再びストアスイッチ２６を押すとそ
のノードのためのシダニチャがＰＲＯＭ内に記憶される
。シグニチャが重複して記憶されるのを防ぐたｌ）に、
システム１０は検出されたシグニチャが前に記憶され良
か否かｔ決定し、もし記憶されていればそれに応答して
適切な警報を発生する。全てのノート０からのシグニチ
ャを確実に配憶するために、システム１ｏは記憶され九
シグニチャの数を計数してｒイスプレイ２８上ＫＰＲＯ
Ｍ内の次のブランク位置に表示する。

後述するように、検出されたシグニチャの正確さは、幾
つかの各り璽ツク期間中にシグニチャを記録し、それら
を比較してそれらが同一であることを確認することによ
って求められる。同様に、遷移計数の正確さは幾つかの
ダート期間に亘って遷移針数を比較することに工っ【確
認する。シグニチャが不安定な場合には（即ちシグニチ
ャがｒ−ト期間毎に異なる場合には）、不安定なシグニ
チャが発生していることを表示するために表示灯３２が
点灯する。同様に、ダート期間毎に遷移計数が変化する
ような不安定な遷移計数が検出されると表示灯３４が点
灯する。最終表示灯３６は各ｒ−ト期間中点灯する。

本シグニチャ解析システム１０の重要な特色は、相当な
Ｍ闇に亘つ【システム１０を回路ノードに接続し次まま
とし、不安定なシグニチャの内をなしている回路の１！
！動作を検出できる工うＫしたことである。この特色は
不安定ラッチスイッチ２４を付活させることによって選
択され、システム１０は発生する最初の不安定シグニチ
ャを連続表示するようになる。

ホールドスイッチ２２を付活すると、ブローゾ１４上の
リセットスイッチ４０が付活され九後に計算された最初
のシグニチャを表示させることができる。このようにし
ない場合にはシステム１０は、グロー〆１４を回路から
切離し別のノードに接触させた時に新らしいシグニチャ
を自動的に発生する。

シグニチャ解析システム１０のブロックダイアグラムを
第一図に示す、システム１０は、？ラド１６内の制＠Ｊ
ボッド回路１０２を介してスタート、ストップ、クロッ
ク及びイネーブル係号を、ま九ゾロープ１４内のプロー
ブ回Ｎｒ１０４から試製中の回路のノードからのディジ
タル信号を受けるｒ−タアクイジション回路１００を含
んでいる。データアクイジション回路１０ＯＦｉ、シダ
ニチャを計算し、ダート期間中に発生する遷移の数を計
数する。シグニチャ及び遷移計数はコントローラ回路１
０６に供給される。コントローラ回路１Ｇ＆は内部マイ
クロプロセツサを含み、送られて来たシグニチャ及び遷
移計数とＲＯＭ１０７内のシグニチャ及び遷移計数表と
を比較する。またコントローラ回路１０６はフ四ントパ
ーネルキーディスプレイ回路１０８からデータを受け、
この回路１０８へデータを供給する。

第３図に詳細を示しである制御ＩツＰ回路１０２は、ス
トツノ、スタート、イネーブル及びクロク信号を受ける
スレシホールド回路１２０ａ−ｄを含んでいる。これら
の信号は抵抗１２２．１２４を遡してコンパレータ１２
６の正入力に印加され、コンパレータ１２６の負入力は
基準電圧に接続されている。抵抗１２４と並列にコンデ
ンサ１２８が接続きれていてコンパレータ１２６に印加
される１、」号の立上シ及び立下シ時間を最小にする。

ダイオード１３０はスレシホールド回路１２０８〜ｄの
入力に印加される負電圧をクリラグするので、スレシホ
ールド回路１２０ａ−ｄは正の入力のみに応答するよう
になる。即ち、コンパレータ１２６の出力は、それぞれ
の入力に印加される電圧が、負入力に印加されている基
準電圧を越えると高くなる。

この基準電圧は分圧用抵抗１３４．１３６に入力を接続
しであるがルテージホロア演算増中器１３２によって作
られる。即ち、演算増巾器１３２は低出力インピーダン
スの電圧基準源となっているのである。コンデンサ１３
８もこの源の高周波インピーダンスを引下げている。

コンツクレータ１２６ａ−ｃはクロック入力も含んでお
り、これらのクロック入力は常時接地されているのでコ
ンツクレータ１２６ａ〜Ｃは作動可能になっている。し
かしスレシホールドＩＪＭ１２０ｄのコンツクレータ１
２６ｄはスイッチ１４０を通してイネープルスレシホー
ルド回路１２０ｃの◇出力に接続されている。従ってス
イッチ１４０が図示の位置に投入されている場合には、
イネープル入力が低レベルで回路１２０Ｃ（Ｄ◇比出力
高レベルならしめているとタレツクコンΔレータ１２６
ｄはディスニーツルされる。そうでない場合にはこの出
力は抵抗１４２を通して低レベルに保九れている。イネ
ーブル機能はスイッチ１４０を逆に投入することＫよっ
て切離すことができ、この工うＫするとコンパレータ１
２＠ｄのりａツタ入力は連続的に接地されることＫなる
。

スレシホールド回路１２０ａ、ｂ、ｄの出力はそれぞれ
極性反転スイッチ１４４、ｘｉ、及び１４８に印加され
ている。これらの極性反転スイッチ１４４〜１４８を切
換えることによってシステム１０を反転した、或は反転
してないストップ、スタート及びクロック信号の何れＫ
も応答させることができる。制御４１１／ツド回路１０
１Ｂはストップ、スタート及びり四ツクの相補信号を発
生するようになっておシ、イネーブル入力が高い場合に
はクロック出力はディスエーブルされる。

第弘図に示すデータグローｆ回路１０４は基本的には２
つの機能を遂行する。第１は、到来ｒ　−夕信号のため
Ｏ高及び低のしきい値即ちスレシホールドを確豆し、こ
の信号がこれらのしきい値ニジ上であるか戒は下である
かを決定することである。１ｇ２は、シグエチャ解析の
ステータスを指示するためｌｃｆローブ１４上の発光ダ
イオードを選択的に点灯させることである。

到来ｒイゾタル信号は抵抗１５０を通してコンパレータ
１５２の負入力と、コンパレータ１５４の正入力とに印
加される。抵抗ＩＳＯと並列Ｋｍ続されているコンｆｙ
ｔｌｓ＠は回路の高周波レスホンスヲ増加させ、コン／
４レータ１５２．１５４に印加されるディジタル信号の
立上）及び立下〉時間を最小ＫＴる。コンパレータ１５
２．１５４０入力と接地との間に接続されているダイオ
ード１５Ｂはコンパレータ１５２．１５４に印加される
負入力をクランプする。

コン／４レータ１５２の正入力及びコンパレータ１５４
の負入力はそれぞれ分圧用抵抗１６ｏ１１６２及びポグ
ンショメータ１６４によって作られる基準電圧を受けて
いる。即ち正の基準電圧がコンパレータ１５２の正入力
に印加され、それよシも低い正の電圧がコンパレータ１
５４の負入力に印加されているのでおる。浮いている状
急にある時のグローブ上の電圧は、ポテンショメータ１
６４のワイパによって（抵抗１６６を通して）高基準電
圧と低基準電圧との間のある電圧に設定されている。抵
抗１６Ｂがポテンシ璽メータ１６４と並列に接続されて
いるの′で、／テンシ曹メータ１６４のワイノ臂の位置
及び到来ディジタル信号が２１！ｉ準電圧に影響を及ぼ
すことはない。

動作中、到来ディジタル信号がコンツタレータ１５２の
正入力に印加されている高い電圧基準信号を越えると、
コン／ｌレータ１５２のＱ出力が高くなる（◇出力は低
くなる）。同様に、フン／４レータ１５４のＱ出力は、
到来ディジタル信号がコンパレータ１５４の負入力に印
加されている低い幅圧基準信号エシも低くなると、高く
なる（Ｑ出力は低くなる）。従ってｒ−タプローグを浮
（１ている回路ノードに接続しても、そのノードカー＠
理的に＾いか或は低いという誤まった指示を発生するこ
とはない。

前述したように、ｒ−タデローブ回路１０４はグローブ
上の表示灯を点灯させるようにもなっている。即ち、種
々の等析レスポンスを指示する発光ダイオード１７０，
１７２．１７４、ＩＴ６．１７８のアノードは共通正電
圧に、またカソードはシフトレジスタ１８０のそれぞれ
の出力に接続されている。シフトレジスタ１８０のり慣
り入力は外部で作られるクロックに接続され、ｒ−夕入
力は外部で作られるリセット信号か或はリセットスイッ
チ４Ｇ（ｇ／図）の何れかに接続される。

個々の発光〆イオード１７０〜１７８は、リセットを高
とし７を誕にクロッキングすると過切な出力が低となつ
″Ｃ選択され次発光ダイオードのカソードを接地するの
で点灯されるようになる。全ての発光ダイオード１７０
〜１７８は、グ鑓−ゾ上のリセットスイッチ４０を手動
で付活することに１ってシフトレジスタ１８０の全出力
を低に設定して点灯させることができる。

第５Ａ図に示すｆ−タアクイジシ冒ン回路１００は、制
御ボッド回路１０２からの出力を受けてコンツヤレータ
２００．２０２．２０４及び２０６に供給する。コン・
々レータ２００〜２０６への入力は抵抗２０ｇ、２０９
を介して低くされている。

コンパレータ２０Ｇ、２０２の出力はそれぞれインバー
タ２０３．２０５によって反転され、デエアル７リツｆ
７０ッグ２０８のそれぞれの入力に印加される。コンツ
ヤレータ２０４の出力のクロック信号はフリップフロッ
グ２０８のクロック入力と、後述する別の７リツプフロ
ツプのりはツク入力とに印加される。

フリップフロッグ２０８の出力に接続されている回ｗ６
は、スタートパルスの発生からストップパルスの発生ま
での期間中ｆ−）イご号を発生するもノテする。＆本釣
には、ストップパルスが発生した後にのみスタートパル
スに応答するので、爾後のスタート信号の遷移は回路の
動作に影響を与えない。フリップフロッグ２０８は最初
に外部からのり七ツ）Ａ信号によってクリヤされ、日出
力からＡＮＤゲート２１◎及び２１２に高信号を、また
／Ｑ比出力らＡＮＤゲート２１２及び２１４に低信号を
供給する。フリップフロッグ２１６もリセット高信号に
よって先ずクリヤされるので、その◇出力がＡＮＤグー
）２１０，２１８及び２２Ｇをイネーブルし、１７ＨＮ
ＡＮＤｒ−ト２２２を部分的にイネーブルする。開時に
、ＮＡＮＤゲート２２２及びＡＮＣＩ’−ト２１８はｙ
ｙｙプアーツブ２０８の／Ｑ比出力ら高信号を受ける。

これも先ずリセット高信号によってクリヤされる第３の
フリツプフ四ツｆ２２４はそのＱ出力の低信号に！　つ
”ＣＮＡＮＤｆ−ト２２２及びＡＮＤｒ−ト２１４をデ
ィスエーブルする。ＮＡＮＤゲート２２２の残余人力は
コンパレータ２０６からの反転クロック信号を受けでい
る。従ってこの時点にはＮＡＮＤｆｆ−）２２２はフリ
ップフロッグ２２４だけのために５″イスエーブルとな
っている。一方フリッグフロッグ２２４は◇出力によっ
てＡＮＤゲート２２０及び２２６をイネ−グルしている
。

これらの環境Ｏ下では、Ｎ（ＪＲゲート２２８はＡＮＤ
グー）２１０かｉｐ高ｍ４ｌ−１ＡＮＤｒ−）２１２か
ら低信号を、そしてＡＮＤｆ−ト２１４から低信号を受
ける。従ってＮ０Ｒｆ−）２２Ｂはアリツプフロッ！２
１６０入力に低信号を印加する。しかし、ＡＮＤｆｆ−
）２１０の何れかの入力が低圧なるとＮＯＲゲート２２
８の出力は高になる。

ｃｏｔｓ点ｔ−１？ＮＯＲゲート２３０は＾ＮＤｆ−ト
２１８から高信号を、ＡＮＤｒ−ト２２０から開信号を
、そしてＡＮＤグー）２２Ｂから低信号を受けているの
で、フリップフロッグ２２４の入力に低信号を印加して
いる。上述の回路は、これらの状ｍｊの下では安定状態
にあシ、前述のようにコンツヤレータ２０４かう／−ツ
クパルスが７リツプフロツプ２０８．２１Ｂ、２２４に
印加される首でこの状態を保っている。

スタートノ臂ルスがコンパレータ２０４の出力に発生す
ると、プリラグフロラｆ２０８の２９出力が低となるの
で、（１）ＮＯＲゲート２２８はＡＮＤケ”−）２１０
．２１２に１って７リツプフロツプ２１６の入力に高信
号を供給し、そして（２１Ａ　Ｎ　Ｄｆ−）２１２がデ
ィスエーブルされるので、後述するよう忙ストツｆパル
スによって発生するプリラグフロラ！２０８の／Ｑ比出
力高信号に応答しすくなる。ｔ＋スタートパルスはフリ
ップフロッグ２０８のコＱ出力の高信号によってＡＮＤ
ｆ−ト２２６の出力に高信号を発生させる。

次のり田ツタパルスの室上ｐ縁によって７リツプフロツ
ｆ２１６のｆ−夕入力が高くなると、七の◇出力は低レ
ベルとなる。この低レベル信号は、（１）ＡＮＤｆ−）
２１Ｇをディスエーブルするので該ｆ−）２１０は爾後
のスタートパルスに応答できなくなシ、（２１ＡＮＤゲ
ート２１８及び２２Ｇの出力を低くするのでＡＮＤｆ−
）２２６から低信号を受けるとＮ０Ｒｆｆ−）２３Ｇの
出力がイネ−ゾルされ、そして（３）ＮＡＮＤｒ−）２
２２がディスエーブルされる。

ＡＮＤｆ−）２２６の入力の高信号がＮ０Ｒｒ−）２３
０の出力を低レベルとしているので、スタートパルスが
存在している限り、閂紐は安定状態を保つ【いる、しか
し、スタートパルスの宣下シ縁に続いてクロックパルス
の室上シ縁が印加されると、フリップフロップ２０８の
ＪＱ比出力高＜なり、ＡＮＤグー）２２６が高＜な−）
ｃＮＯＲｆ　−）　２３０がフリップ７０ツブ２２４に
高信号を印加する。この高信号によって得られる正に立
上るゲート信号がＮＡＮＤゲート２３２をイネーブルす
るので、コンパレータ２０６から反転クロック出力が供
給されるとｒ−トク冒ツク信号が発生する。スタートノ
臂ルスの終シにＮ０Ｒｒ−トの出力の高信号ｔ′１ＮＡ
ＮＤゲート２２２をもイネーブルするので、コンパレー
タ２０６から反転クロックが加わると開始クロックパル
スが発生する。

フリップフロップ２０８の２９出力はＡＮＤグー）２１
０．２１２を本イネーブルするので、ストップパルスは
ＮＯＲダート２２ｍからフリッグフロツ！２１６に低信
号を印加させる（詳細は後述する）。

次のクロックパルスの重上シ縁で７リツプフａツブ２２
４のＱ出力が爾くなるので、〜ＡＮＤグー）２１４がイ
ネーブルされ次のストップパルスに応答できるようにな
る。またフリップフロップ２１６の９出力の低信号は＾
ＮＤゲート２２ｏ１２２６ｔアイスエーブルするのでこ
れらのゲートはスタートパルスに応答し得なくなる。こ
の状態では、ｒ−ト信号ＦｉＡＮＤダート２１８Ｋｊっ
て作られる高信号によってのみ終了できることＫなる。

Ｊ２１］ち、ｒ−ト信号はストップパルスが発生しない
限夛不定数のクロックサイクルの閣接続するのである。

更に、この回路は爾後のスタート信号の遷移に対しては
不感となる。

ストップ信号が発生し友後のり四ツク信号の宜上夛縁に
７リツプフ■ツｆ２０８の／Ｑ比出力イネーブルされ【
いるＡＮＤゲート２１２及び２１４に高信号を印加する
のでＮ０Ｒｒ−）２２８の出力は低くなる。ま念フリッ
グフロッグ２０８の／Ｑ比出力発生する低信号＃′１Ａ
ＮＤｆ−ト２１８及びＮＡＮＤゲート２２２をディスニ
ーグルする。

次のクロックパルスでフリップフロップのＱ出力が高と
なるのでＡＮＤゲート２１８及び２２Ｇがイネーブルさ
れ、ＡＮＤダート２１０ｒｆＮｏＲｙ−ト２２８に高信
号を印加する。

回路はスドツｆ／々ｙスが存在し【いる限ｐこの状態に
留まっている。しかし、ストップ信号が終了した彼のク
ロツタ信号の豆上夛縁で７リツプフロツｆ２０８の／Ｑ
比出力高信号がＡＮＤｆ−ト２１８からＮ０Ｒｆ−ト２
３０に高信号を供給せしめるのでフリツ！フロッ！２２
４０入力が低くなＦ）Ｉ”−）信号を終了させる。同時
に、ＮＡＮＤゲート２３２がディスエーブルされてｒ−
トクロツク信号が終了し、フリップフロップ２０８の／
Ｑ比出力低信号がへＮＯゲート２１２．２１４をディス
エーブルする。

次のクロックパルスが発生するとフリップフロップ２２
４のＱ出力が低くなり、Ｎ０Ｒｆ−ト２２２及びＡＮＤ
ｆ−ト２１４をディスエーブルするので次のストップ信
号に応答することはできなくなる。同時にフリップフロ
ップ２２４のＱ出力がＡＮＤゲート２２０及び２２６を
イネーブルするので、回路は服初にクリヤされた後の状
態に戻る。これで回路は、前述したように、次のスター
トノ譬ルスが発生すると別のｒ−）信号を発生できるこ
とＫなる。

データアクイジション回路１００もグ■−プ鑓路１０４
から信号を受ける。相補ｒ−！高信号はコンハｌ、’−
タ２５０に印加され、相補データ低信号はコンパレータ
２５２に印加される。コンパレータ２５０，２５２の出
力はそれぞれインバータ２５４．２５＠によって反転さ
れ、排他的ＯＲ？’−ト２５８に印加される。排他的Ｏ
Ｒゲート２Ｓ８は、プローブが高論理（第ダ図の高基準
電圧２シも上）でもなければ低論１１（１ｇｌＩ図の低
基準電圧ニジも下）でもない、即ち浮いているものと決
定インバータ２５４．２５６の出力はそれぞれフリツノ
フロップ２６０のＪ及びに入力にも印加される。フリッ
ププローブ２６０＃−ｔコンノ量レータ２０６の出力の
反転クロック信号に１ってクロックされる。従って７リ
ツプ７０ツグ２６．０の出力は、グローブが鍋嗣理レベ
ルを検出すると＾〈なシ、プローブが低論理レベルな検
出すると低くなる。フリップフロン７”２６　ＯＦｉ高
人力に応答するから、その出力はプローブが浮いている
場せには、即ち高及び低Ｐ１７ａ理レベルの中間の電圧
を受けている場合には先行入力の状態を保持している。

試験ノード上のディジタル信号を表わしている７リツグ
フロツ！２６０の出力は、シフトレジスタ２６４及び／
対の排他的ＯＲゲート２６６．２６８にＬつて形成され
ているｇビットシグニチャ発生器２６２に印加される。

排他的０Ｒｆ−）２６６けフリッグフａッグ２８０及び
シフトレジスタ２６４の第７段からのデータを受ける。

排他的ＯＲゲート２６８は排他的ＯＲゲート２６６の出
力とシフトレジスタ２６４の第Ｓ段の出力とを受ける。

排他的ＯＲゲート２６８の出力はシフトレジスタ２６４
０入力にフィードバックされている。促って、シフトレ
ジスト２６４の同期／乃至＋１Ｊ　Ｊ＆Ｊ　ｇ　ｔｊ：
Ｊ力がｇビットのシグニチャとなり、これは全ダート期
間中に発生するディジタル信号を認疋するものである。

シフトレジスタ２６４の出力の７グニチヤはざピットか
らなっているが、正確に云えば、ｇピットからフィード
バック情報は鋼来しないので実際には７ビツトだけであ
る。シフトレジスタ２６４は各ｒ−）期間の藺に外部か
らのリセット信号によってクリヤされる。

ｒ−タアクイゾヨン回路１０Ｑはダート期間中のディジ
タル信号内に発生する遷移の数をも決定する。ｊ！ｌＪ
ち、インバータ２５４．２５６の出力はＮＡＮＤゲート
２６１．２６３に工って形成されているフリツプフ四ッ
グをトグルさせる。ＮＡＮＯゲート２６１の出力は二つ
の並列路に工って、即ち一方は直接に、そして他方は３
つのインバータ２６７．２６９．２Ｔ１を通して、排他
的０Ｒｒ−）２６５ｔＣ印加される。インバータ２６７
〜２７１を通る信号の伝播遅延に工って排他的ＯＲゲー
ト２６５への入力は知時間Ｏ関不一致となるので出力に
は各遷移毎に短かいパルスが発生し、このパルスはイン
バータ２７４を通してＡＮＤｒ−ト２１２に印加される
。ＡＮＤゲート２７２はダートＭ１司中ゲート信号に工
ってイネ−グルされているので、このｆ−）期間中に発
生する遷移だけがその出力に計数ダートパルスを発生さ
せる。

ＡＮＤ）ｆ−ト２７２の出力は、右ダート期間中に発生
する遷移数を計数する遷移カウンタ２１６に印加される
。カウンタ２７６はコクの段２７８．２８０からなって
いる。カウンタ２ＦＢは／！ｆまで計数し、その点でカ
ウンタ２８０にキャリーを送り、次でＡＮＤｒ−）２８
２を通してプリセット数にロードされる。カウンタ２７
８．２８０からの計数は、外部からの終了クロックパル
スによってクロックされるラッチ２８４に印加されるこ
とによって事実上リセットされる。

シダニチャ解析システムは、試験中の回路の接地ライン
及び電源ツインを検出するために、ノードが活動的であ
るか（即ち遷移が発生しているか）戒は静的であるかを
決定する回路を含んでいる。

即ち、ＡＮＤグー）２７２の出力の計数ダート信号はフ
リップフロンｆ２８６のクロック入力にも印加されてい
る。７リツゾフロツプ２８６は先行ケ°−ト勘間の終り
にリセット信号によってクリヤされている。従ってディ
ジタル信号の最初の遷移によってフリッグ７０ッグ２８
ＧのＱ出力＃′ｉ＾レベルとなり、この高レベルはｒ−
）期間の終ｐＫ終了り■ツクパルスにょっ【７リツｆ　
７　ｗラグ２８８のＱ出力にり四ツクされる。従って、
フリツプフ■ツブ２８８の出力に高レベルが埃ゎれるこ
とは、そのゲート期間中に試験中のノードに活動信号が
存在したことを意味し、一方低レベルならば静的ノード
であることを意味する。

データアクイジション回路１００は１０Ｈχ信号を発生
するあ）ふれた発振器２９０も含んでいる０発振器２９
０の出力の信号は、後述のように、０．１秒毎にマイク
ログロ七ツナを中断させてプローブの発光ダイオードを
更新するのに用いられる。

データアクイジション回路１００のリセット端子は、種
々の時点に、データアクイジション回路１００の入力或
Ｆｉ〜出カとして機能する。１ｉＪｃ）、ｖを接続しで
あるトライステートバッファ２９２の入力に接続されて
いる。リセットラインはトライステートバッファ２９４
の出力に％１ｉｉ！続されてぃる、バッファ２９４はイ
ンバータ２９６を介して発光ダイオードクロック入力に
よってイネ−ツルされ、一方パツ７ア２９２は直接この
信号によってイネーブルされる。即ち、発光ダイオード
ク賞ツク入力はバッファ２９２或は２９４を交互にイネ
ーブルさせるので、リセットラインが入力であるのか或
は出力であるのかを決定することになる。

このラインが入力である場合には、ｆ−タブロープ１４
（第１図）上のリセットスイッチ４０の手動付活に応答
して割込み要求信号（ＩＲＱ）を発生する。出力として
動らく場合には、リセットラインはデータバスのθビッ
トＯＯとシフトレジスタ１８０（第を図）とを接続し【
発光ダイオード１７０〜１７Ｂを選択的に点灯させる。

データアクイジション回路１００は、ディジタル信号の
瞬時値をデータバスのθビットＤＯ上にＷ力させること
もできるようになっている。即ち、インバータ２９８に
印加される絖低信号がト２イスクートバツファ３００を
イネーブルさせると、インバータ２５４の出力の反転さ
れたデー！高信号がデータバスのＯビットＤＯＫ供給さ
れる工うになる。

前述のｊ５に、ｆ−タフリツデフロツ７’２６０の出力
の８デ一タ信号はｇビットシダニチャ発生器２６４に供
給される。この日データ信号はｌ養ビットシグニチャ発
生器にも印加される。その結果合計２’ｌのシダニチャ
ビットが発生するが、これ忙よって試験中のノードから
のシグニチャが誤シである確率、実際には、そのシグニ
チャが別のノードのシグニチャである確率Ｆｉｌｌ、７
，７７７．１３０分の／となる。この誤シの確率内では
、システムはその試験ノード上のシグニチャが正しかっ
たものと誤つ【指示する。試験シグニチャが回路内の何
れかの正しいシブ二チャと同一でおればそのシグニチャ
が正しいものと考える本発明によるコダピットシグニチ
ャの誤υの確率は、試験シグニチャがそのノードの正し
いシグニチャと同一でおればそのシグニチャを正しいも
のと考える従来Ｏ１６ビツトシグニチヤの誤りの一軍工
υ４小さい従ってシダニチャの確認をノード毎に遂行す
る市販のシダニチャアナライデと比較して、本発明によ
るシグニチャアナ２イデが全回路的規模でシグニチャの
確認を遂行してもその正確さが失なわれることはない。

試験ノード上の信号を表わすフリップフロッグ２６◎の
８データ出力は、第！ｆ８図に示す３入力排他的ＯＲグ
ー）３２００１つの入力に印加される。この排他的ＯＲ
グー）３２０の出力はシフトレジスタ３２２の入力に印
加される。シフトレジスタ３２２の最終段の出力は第コ
のシフトレジスタ３２４の入力に接続されている。これ
らのシフトレジスタからなる１６ピツトシフトレジスタ
のビット７、？、１３及び／６が排他的０Ｒｒ−ト３２
０の残余の入力に接続されている６ｇビットシグニチャ
発生器２６２で説明し九ように１この／６ビツトシグニ
チヤ発生器もダート期間中に排他的ＯＲグー）３２０に
印加されるディジタル信号を誠別するシグニチャを発生
する。これらのシフトレジスタ３２２．３２４Ｆｉ、ダ
ート期間が始まる際にＡＮｏｒ−）３２１１を通して印
加される開始クロックパルスによって、或はグローｆ１
４上のリセットスイッチ４０が付活された場合にはリセ
ット＾によってクリヤされる。シフトレジスタ３２２．
３２４ｔ！、ｆｆ−）期間中［ＮＡＮＤｆ−ト２３２に
よって発生されるｒ−トクロツタパルスによってクーツ
クされる。即ち、シフトレジスタ３２２、＄２４はｒ−
ト期間が始まる前にクリヤされ、ダート期間中はデータ
フリップフロップ２６０からディジタル信号を受け、そ
してダート期間の終夛にはそのｒ−ト期間中のディジタ
ル信号を表わす７６ビツトのシダニチャを発生するので
ある。

［＆クロックパルスは、ダート期間の＃！シに正に立上
る終了クロックパルスを発生させるインバータ３２８に
本印加される。前述の！５に、この終了り訪ツクパルス
は、（１）シフトレジスタ３２２．３２４をクリヤし、
（２）遷移計数をラッチ２８４内にラッチし、（３）グ
ローブ活動フリッグプロツ／２８８をクロックし、（４
）シフトレジスタ３２２．３２４の出力の７６ビツトシ
グニチヤをそれぞれのラッチ３３０，３３２内にラッチ
し、（５）９ツチ３３０．３３２の出力をそれぞれのラ
ッチ３３４．３３６内に２ツチし、そして（６）２ツチ
２８４のＴパス出力上の遷移計数をラッチ３３８内にラ
ッチする。詳細は後述するが、終了クロック／４ルスは
、有効シグニチャ及び遷移計数データが存在する場合に
は、データホールドシグニチャＩｆルス及びデータホー
ルド遷移パルスを本発生する。

シダニチャラッチ３３４．３３６の出力は、コ７パＶ−
１３５０，３５２，３５４，３５１ｉ（０７組の入力に
印加される。コンパレータ３５ｏ１３５２の他の組の入
力は、ラッチ３３０，３３２の出力上の先行シグニチャ
を受けている。コンパレータ３５２〜３ＳＩＩＯＡ−８
出力は後段コンパレータ３５０〜３５４のイネーブル入
力に印加され、コンパレータａ　ｓ　ｏ／ｆｉあるシグ
ニチャとそれに先行するシグニチャとが等しい即ち安定
なシグニチャ状態にある場合にはシグエチャ安定フリッ
ププロップ３６０に＾信号を供給する。負に豆下る安定
シグニチャ竜ットノ々ルスによって先Ｋｆｖセットされ
たフリップフロラｆ３６０は、ＡＮＤゲート３６２の出
力のダート信号の豆上り鰍によってクーツタされ”（４
セツトされたままである。

あるシグニチャとそれに先行するシダニチャとが等しく
ない場合にはコンパレータ３５０の出力が低くなり、こ
の低信号はダートパルスの立上ｐ緻で７リツグフ誼ツ７
”３６０の出力にクロックされる。７リツプフロツプ３
６Ｇの低出力はそのクリヤ入力に印加されるので、フリ
ップフロッグ３６０はマイクｍｆロセツサに１ってグリ
童ットされるまでクリヤのままとなる。その結果、コン
トは一２旦Ｗ１１０Ｂ内の中央処理ユニットは、不安定
なシグニチャ状態が発生したか否かを決定するために連
続的に７リツプフロツグ３６０のスｆ−夕を監視する必
要がない。

フリップ７藁ツブ３６０のＱ出力は、ミ定シダニチャ状
態の場合ＫＡＮＤゲート３６５に高レベルを出力させる
ように４なっている。ＡＮＤグー）ａｓ５Ｊ’；ｔ、ｙ
−）Ｍ闇が開始さｎ　ルＰｔ１Ｊ　Ｋ　）ｔ　Ｋ　Ｒ下
るデータセットレディに１つ″Ｃ高レベルにグリセット
されているフリップ７０ツブ３６４のＱ出力をも受けて
いる。フリップ７０ツブ３６４の出力は高レベルを保ち
、ＡＮＤゲート３６５を通してＡＮＤゲート３６６をイ
ネーブルしている。従って、安定シグニチャの場合には
、フリツ／フＵツ７’３６４＃′ｉセットされ几ままで
Ｑ出力は高レベルにあるので、終了りはツクパルスはＡ
ＮＤゲート３６６を通って正に！上るデータホールドシ
グニチャパルスとなる。このパルスは最後のシグニチャ
をコントローラが−ド上のラッチ３０１．３０２及び３
０４（第６Ａ図）内ヘクーツクさせる。

療移計数ｒ−夕の処理回路は上述の処理回路と殆んど同
一である。即ち、ラッチ２８４のＴパス上の遷移計数は
コンパレータ３７０，３７２の７組の入力に印加さ扛る
。先行ダート期間のためにラッチ３３８の出力に生ずる
遷移計数はコンパレータ３１０．３７２の１ｆＪ２の組
の入力に印加される。もし現任の遷移計数が先行遷移係
数に等しければ、コンパレータ３７０のＡ＝、８出力が
高くなる。この出力は、外部からの遷移セットパルスに
工って先にプリセットされている７リツグ７０ツｆ３Ｔ
４の入力に印加される。従って、もし遷移計数が安定し
ていれば（即ち、ｒ−）期間毎に変化しなければ）フリ
ッグフ謬ツデ３Ｔ４はセットされ九１１である。しかし
、４し不安定な遷移状態が発生すると、コンパレータ３
ＴＱの出力が低レベルとな）、この低レベルが次のダー
トパルスの立１）縁でプリップフロラ７’３７４の出力
にクロックされる。フリップフロラ１３１４の低出力が
そのクリヤ入力に印加されるので、７リツｆ７０ツブ３
７４はクリヤモードにラッチされる。この低レベルはＡ
ＮＤｅ−ト３１６もｒイスニーノル忙する。

遷移計数が安定であるものとすれば、フリップ７０ツブ
３７４の出力は高レベルのままであるので＾ＮＤｆ−）
３７６をイネーブルしている。７リツプフロツプ３６４
のＱ出力が南レベルにあるものとすれば、ＡＮＤｆ−）
３７８はイネーブルされているので終了クロックパルス
によって正にｉ上るデータホールド遷移パルスが作うれ
てデータアクイジション回路の出力Ｎ／７〜Ｎ−グ上に
安定な遷移計数が存在していることを指示する。

ｒ−タレディ７リツプ７０ツｆ３６４は、データアクイ
ジションが−ドとマイクロプロセッサとを握手させる工
うに働らく、マイクロブはセッサは７リツｆプロツプ３
６４をプリセットし、フリップ７０ツグ３６４ｉｔ終了
クロツクの立上シ縁の後に低にセットされる。もし不安
定ラッチモードを選択すれば、不安定ラッチが高となっ
てフリッノフσツブ３６４の出力は高のままとなるので
マイクロプロセッサとの握手が不可能となｐ１データア
クイジション回路は不安定シグニチャが発生するまで自
走するＬ５になる。もし連続するコつのシグニチャ或は
遷移計数が等しくなければ、コンパレータ３７０及び３
５０の出力が低となｐｌこの低レベルは終了クロックパ
ルスの宜上多縁で７リツプフロツｆ３７４及び３６０内
に／ロック込れる。データホールドシグニチャパルス及
びデータホールド遷移パルスは最後のシグニチャ及び遷
移計数をラッチ３（１１，３０２，３Ω４及び３１４内
にクロックする。フリラグフロップ３６４及び３７４が
マイクロプロセッサに−ってプリセットされるまでは、
これらのラッチのそれ以上Ｏクロッキングは禁止される
。

第６Ａ図に示すコント■−ツ回路１０６は、−一タアク
イジション回路１００からのシグニチャ及び遷移計数を
受ける。／６ビツトシグニチヤは、ＡＮＤグー）３６６
（第５Ｂ図）の出力に発生するデータホールドシグニチ
ャパルスに工ってそれぞれラッチ３０１及び３０２内に
ラッチされる。

ｇビット遷移計数は、八へＤグー）３７８（第３８図）
の出力に発生するデータホールド遷移・母ルスに１つ【
ラッチ３０４内にラッチさｎる。２ツチ３０１〜３０４
の出力は１これらのラッチがマイクロプロセッサ３１０
のアドレスバスのそれぞれのビットに工って選択的にイ
ネーブルされると、マイクロプロセッサ３１０のｒ−タ
パスに＃］ＩＭＪすｒる。このデータバスは抛々Ｏｆｇ
号を衣わ丁バッファ３１２及び３１Ｂからのステータス
＠−受けていて、マイクロプロセッサ３１０がこれらの
信月を処理できるよう罠なっている。

シフトレジスタ２６４　ＣＭｊＡ図）の出力ピットシク
ニチャも、データホールドシグニチャパルスに工ってラ
ッチ３１４内に書込まれ、ラッチ３１４がイネ−ゾルさ
れるとデータバスに印加される。データバスは、アドレ
スバスによって決定されたリードオンリーメモリ（ＲＯ
Ｍ）３２Ｇからのグログラムステップを４受け、マイク
ロブ党セッサ３１０の動作を制御するようになっている
。

ｒ−タパスは双方向バッファ３２３を通してマイクログ
謡セッサ３１０のデータバスに接続される。

双方向バッファ３２３は、マイクロプロセッサ５１０が
内部ランダムアクセスメモリ（ＲＡＭ）の／２θパイ）
Ｋアクセスしつつある場合に、ＮＡＮＤｆ−ト３２４に
よってイネーブルされる。

双方向バッファ３２３は！イクロプロセツ＋３１０の絖
／曹出力に工って１ｉｔｌＪ御さｎる。

ランチ３０１．３０２．３０４．３１４、プ勘グラムメ
モリ３２１、バッファ３１２．３１Ｂ、３２３の念めの
イネーブル信号、発光メイオードクーツタ信号、データ
セットレディ信号は、マイ／　ａ　７’　ａセット３１
００アドレスバスからｙコーグ３３０，３３２．３３４
によって作られる。これらのデコー／は、ｉイクａ７’
ロセツサ３１０のＶＭ＾出力が高レベルになり且りマイ
クロプロセッサ３１０のε出力にクロックパルスが発生
することに１ってＮＡＮＤゲート３３６がイネーブルさ
れると、ＮＡＮＯゲート３３６の出力にｖｏ２信号が現
われることによってイネーブルさｎる。

マイクロプロセッサ３１０のε出力に現われるクロック
信号は、ワンショット３４０の一方の入力にも印加され
る。ワンショット３４０　Ｃ）他方Ｃ）入力は、初期に
システムに′１１力が供給された時、コンデンサ３４２
が抵抗３４４を通して所定の電圧に光電されるまで低レ
ベルに保九れる。コンデンサ３４６と抵抗３４８とに１
って決定さ扛るワンショット３４０のタイミングは、＝
へ入力が所定の電圧に到達し且つ＝８入力が尚レベルと
なるまでワンショット３４０の出力が低レベルを株り↓
うになっている。即ちワンショッ）３４０は、システム
がパワーアップするまで、及びマイクロプロセッサ３１
０がそのＥ出方にクロツタ信号を発生するまで低レベル
を保つ、コンｆ’７ｔ３４６及び抵抗３４８のタイミン
グは、ワンショット３４００周期がマイクロプロセッサ
３１０の出力に現われるクロック／臂ルスの周期よりも
大きくなるようにし′Ｃある。従って、システムに′ｗ
１力が供給され、マイクロプロセッサ３１Ｇがりｐツク
パルスを発生し始めると、ワンショット３４Ｇの出力は
低レベルを保つ、ワンショッ）３４Ｇの出方は、マイク
ロプロセッサ３１０のスタートアップ期間中マイクロ７
’ｏセツサ３１０をリセット状態に保ち、また後述する
工うに１コントロ一ラ回路１０６の他の部分をもリセッ
トする。

第６Ｂ図に示すコントローラ回路１０６の残余の部分は
、７ｃＩントパネルキ−ｒイスグレイ回路１０８及びシ
グニチャＲＯＭモジュール１０６’＆インターフェイス
する０表示すべきシグニチャ或は令移計数ｒ−夕は、デ
ィスグレイレジスタ３６Ｑに印加される。レジスタ３６
Ｇはこのデータをありふれ友ディスプレイコント■−ラ
回路３６２０制御入力に供給する。到来データは、コン
トローラ回路３６２のＷ入力に印加される正に！上る畳
込みパルスに応答して回路３１ｉ２内Ｋｖ込まれる。

コントローラ回路３６２＃−ｔｆｔ２ダラマプルｆバイ
スであって、一旦プ四グラムされるとアイスプレイの各
ｒイジツトの７つのセグメントを選択的に順次点灯させ
る九めの通切な信号を反橿的に発生する。即ち、亭ディ
ジットを表示する几めに、ダバイトのデータがコント賞
−ラ回路３６２内に書込まれる。回路３６２のモード入
力に印加される信号はディスプレイ語のスタートな線側
しているので、回路３６２はどのｒイジツトがそのディ
スプレイ語に対応しているのかを決建することができる
。

Ｐ　ＲＯＭ　％　シｚ−ル回に１０１　Ｋ接ｄｉｎる回
路はデータバスに恢続さｎているラッチ３８０に工って
制御され、ラッチ３８０は１１０パスのビットに工って
クロックされる。即ち、ランチ３８０はフリップ７０ツ
！３６０（第、ｔＢ図）のプリセット入力に印加きれる
安定シグニチャセット／譬ルスと、フリツゾ７鑓ツｆ３
　Ｔ　４　（Ｍ２Ｓ図）のプリセット入力忙印加される
安定遷移セット／ヤルスとを発生する。また２ツチ３８
０１ｔ、インバータ３８４を通してＦＲＯＭデータレジ
スタ３８２にイネーブル信号を供給する。このＦＲＯＭ
データレジスタ３８２ｉ″ｉ、Ｉ１０パスかラフロック
パルスを受けるとＦＲＯＭモジュール回路１（ＩＴの出
力を記録し、インバータ３８４からイネーブル信号を受
けるとデータバスに出力を供給する。ＦＲＯＭモジュー
ル回路１０７の出力は、１１０パスのビットからのチッ
プ選択信号釦応答して、バッファ３８６を通してデータ
バスに供給して吃１い、バッファ３８６及びレジスタ３
８２は、試験中の回路の表にシグニチャ及び遷移計数を
曹込んだシ、これらを表から続出したりするのに用いら
れる。

シグニチャのアドレスは、インバータ３９４を通してラ
ッチ３８Ωにぶってイネーブルされるバッファ３８２及
び３９６に１つ【与、ｔられる。こＯアドレスは、バッ
ファ３９２及びｓ　９６　カ＋ｉｏハスのビットによっ
てクロックされろと、データバスからこれらのバッファ
に挿入されるのでおる。

前述のようｆｉ、ＦＲＯＭモジ＾−ル回路１０ｒ内のＦ
ＲＯＭは一つのモードでｆログラムすることができる。

第１忙、ＰＲＯＭはあｐふれたＦＲＯＭデ■グラｉによ
って！ログラムできる。

或は、本シダニチャ解析システムによって、正しく動作
していることが解っている回路を用い【グｍグ２ムして
もよい、この後者のモードでは、ストアスイッチ２６（
Ｍ／図）を作動させ、デローツを試験中の回路の各ノー
ドに接触させる。これでダート期間中の各ノードのシダ
ニチャがＰＲＯＭ内に記憶される。ＰＲＱＭＦｉバッフ
ァ３９２の出力によってイネーブルされる。バッファ３
９２は、ＦＲＯＭがデーグラムされ【いると、ＰＧＭ信
号も発生する。データをＰＲＯＭ内に実際に畳込むため
の信号は、通常はｊ？シルトあるが側御夕を畳込む場合
には＝５Ｉルトまで上昇するＰＲＯＧ信号として得られ
る。この信号は、ツツテ３８９の出力によって制御され
るブリグラ建ンダ回路４００にＬって作られる。プロダ
ラ建ンダ回路４００はｌ対のトランジスタ４０２．４０
４を含み、これらのトランジスタは抵抗４０ｍ１を通し
【電流シンクとして働らいているトランジスタ４０Ｂの
コレクタに接続されている。トランジスタ４０２．４０
４は差動増巾器として働らき、その出力は抵抗４１０に
またがって得られる。トランジスタ４０４のペースは抵
抗４１２を通して＋３−ルトの基準電圧を受けている。

トランジスタ４０４のペースと接地との間に接続されて
いるコンデンサ４１４は、システムが安定する前にスプ
リアスデータがＰ　ＲＯＭ内に畳込まれるのを防ぐ友め
に１゜初めて電力が供給された時にトランジスタ４０４
を遮断させ続ける九めのものである。ダイオード４１６
は、電力が除かれた時に、直ちにコンデンサ４１４を放
電させるものでおり、またＰＲＯＭ内にスプリアスデー
タか書込まれるのを防ぐものである。同様に、ツェナー
ダイオード４２０が電流基準抵抗４２２．４２４と直列
に接続されているので、電力が除かれると電流シンクト
ランジスタ４０６は直ちに遮断される。

ＦＲＯＭがプ職グラムされていない場合、クツチ３８０
は抵抗４３２を通してトランジスタ４３０のペースに低
レベルを印加している。またＰＲＯＭに供給される電流
が所定の値を越えない限ヤトツンジスタ４３４ｉｔ遮断
されている（後述）、従ってこれらの環境の下では、ト
ランジスタ４０２への唯一の入力は抵抗４３６及び／：
Ｐ′ンシ冒メータ４３８を通して印加されるフィードバ
ック信号である。ポｆンシ１メータ４３８ｔ′ｉ、トラ
ンジスタ４４０のコレクタ電圧が！？ルトになる工うＫ
１１ｌ整される。トランジスタ４４Ｇの負荷が増加して
出力電圧が低下しょうとすると、トランジスタ４Ｇ２の
ペース電圧も相応に低下しようとする。

その結果トランジスタ４０２を流れる電流が減少し、一
方トランジスタ４０４を通って流れる電流が相応に増加
する。これに１ってトランジスタ４０４のコレクタ電圧
が低下し、トランジスタ４４０を流れる電流が増加する
のでそのコレクタ電圧は所定の値まで上昇する。トラン
ジスタ４４０のペースとコレクタとＫま几がって接続さ
れティるコンデンサ４４２は回路を安定させるものであ
り、出力に負荷とし【設けられている抵抗４４４は開ル
ープ状態を防ぐためのものである０以上に説明し友よう
に、この回路は負フィードバック定電圧源として動作す
るのである。

ＦＲＯＭをプａ　／　’）ムする場合には、ラッテ３８
０は抵抗４３２を通してトランジスタ４３Ｇのペースに
高信号を印加するので、抵抗４５０を通してトランジス
タ４０２０ベースを引下げる。

従ってトランジスタ４０２を通って流れる電流は大きく
減少し、トランジスタ４０４を流れる電流を相応に増加
させるようになる。これに１ってトランジスタ４４０は
飽和に向かって駆動されるので３０１ルトの電源電圧全
部が抵抗４５４を通してＰＲＯＧ出力に印加される。ａ
抗４３６及びポデンシ冒メータ４３８からなるフィード
バック路Ｆま、フィードバック（ｇ号がトランジスタ４
３０に工ってシャントされている丸め、この場合出力電
圧を低下させることはできない、従って、トランジスタ
４４０ｉ１ｔＦＲＯＭのゾロダ２五に光分な電力を供給
する。ＰＲＯＭＫ供給される１［流が所定値（例えば０
．４アンペア）を越えると、抵抗４５４にまたがって光
分な電圧が発生し、抵抗４６Ｇを通してトランジスタ４
３４を遮断から解放する工うに駆動する↓うＫなる。ト
ランジスタ４３４はこのようにして導通すると比較的高
い電圧を抵抗４６２を通してトランジスタ４０２のペー
スに供給するので比較的大きい１を流がトランジスタ４
０２に流れる。これによってトランジスタ４０４を流れ
る電流は相応に減少し、トランジスタ４４０を流れてい
る電流を減少させるのでトランジスタ４４０のコレクタ
の出力電圧を相応に低下させることになる。仁の１うに
、プ請ダラミンダ回路４００Ｆｉ、回路４００忙ラツチ
３８０から印加される（ｇ号の値に依存して、５或は−
Ｓダル）Ｏ何れかの安定化され九限流出力を発伎するの
である。

ディスグレイコントロー２）回路３６２のｒイゾットθ
〜３出力は、第７図に示す工うに１　ダｒイジット７セ
グメントデイス！レイ２ａａ〜ｄのそれぞれのｒイジツ
トに印加される。ディスグレイコン）ｗ−ラ回路３６２
のＡ−Ｇ及びＯＰ出出方、ｒイスプレイ２８１〜ｄの全
てのｒイジツトのそれぞれのセグメントに印加される。

従ってコントローラ回路３６２のＡ、Ｇ出力は同一の制
御信号をデイツク）２８ａ−ｄの全てに印加するのであ
るが、ディジットθ〜３出カ忙よっである時点には７つ
のｒイジツトだけがイネ−グルされるのである。ｊｌｌ
Ｉちシグニチャの１６ビツトを表わす亭っの異なる１６
進語がＴイスプレイ２８ａ〜ｄ上に表示されることにな
る。しかし、７６ビツトだけが表示されるけれども試験
シグニチャと記憶されているシグニチャとの比較はコダ
ビットで行なわれることを強調すべきであろう。

不安定シグニチャ発光ダイオード３２（第１図入不安定
避移発元〆イオード、及びオーディオ信号デバイス８０
０は７ａミストノネル回路へのデイジットダ入力によっ
て順次にイネーブルされる。イネーブルされると、発光
〆イオード３２．３４及び信号デバイス６００の何れか
＊は全てが、回路のｄｌｅ及び１入力に逸切な信号を印
加することによって付勢される。ダート発光〆イオード
３６Ｆｉｆ−）信号にＬつ″Ｃ直接付勢される。

モードスイッチ２０ａ−ｄＦｉ機械的に連動していて、
任意の時点に１つだけが閉じ得るようになっている。ス
イッチ２０ａ−ｄＦｉｓＷ／及びＳＷ、２出力に接続さ
れていて選択したモードを表わすコビットの一進詰を発
生する工うになっている。即ち、自動シダニチャモード
では「ｌｌ」、自動シ／＝チャ及び遷移モードでは「１
０」、手動シダニチャモードでは「θ／」、そして手動
遷移モードでは「Ｏθ」を発生する。ホールドスイッチ
２２、不安定ラッチスイッチ２４及びストアスイッチ２
Ｓｔ；ｔそれぞれホールド、不安定ラッチ、及びストア
出力を発生するが、これらは前述のＬうに残余の回路に
よって使用される。

本シグニチャ解析システムの最Ｎ部分は、ｊＪ４ざ図に
示すシグニチャＦＲＯＭモジュール１ｍ路１０７である
。基本的には、この回路はプ四グラマプルリードオンリ
ーメモリ（ＦＲＯＭ）６２０を含み、このＰＲＯＭ６２
０のアドレス入力はコントローラ回路１０６（ＤＰＡＯ
〜ＰＡ１０出力に、を九ｒ−！入力／出力ｐｏｏ−ｐｏ
７はコントローラ回路１０６に接続されている。ＰＲＯ
Ｍ６２０は、ＰＲＯＭ６２０がプログ２ムされているこ
とを示すＰＧＭ信号、ＦＲＯＭをイネーブルさせるＣＥ
倍信号及び通常は５＆ルトであるがＦＲＯＭをプログラ
ムする場合にｉ’ｉ２！；？ルトまで上４ｆるＰＲＯＧ
信号も受けている。ＰＲＯＭ６２０へのアドレス入力は
、アドレスされていない場合にはプルアツピ抵抗６２４
を通して高レベルに保たれている。

マイクロプロセッサの動作を制御する７ａ−チャートを
第９図に示す、プログラムは先ず７０Ｇから出発する。

初めに電力がシステムに与えられた時ワンショット３４
０（、！ＡＡ図）Ｋ工ってパワーオンリセットが作られ
る０次いで多くのイニシャライゼイション機能が７０２
において遂行され、プログラムの遂行に備える。即ち、
内部スタッタポインタが四−ドされて臨時スＦレージの
位置が識別され、内部レジスタ及びフラッグがイニシャ
ライズされ、内部ＲＡＭがクリヤされ、そして中断マス
タがクリヤされて鯛込みサービスが可能となる０次でプ
ログラムは７０８に進み、ＰＲＯＭ６２０内の全てＯｒ
−夕の一進和が計算されてこれらのデータの識別が与え
られる。即ちこのコ進和はＰＲＯＭ′ｆｊｔ特定の試験
回路と共に用いるためＫａｉｌ別するのである。ｉｌｋ
後に、ＦＲＯＭのアドレスが次の位ｆｆ１に進められる
（Ｔ１０において）ので、「ストア」モードでは次のシ
グニチャを記録することができる。ｆ四グラムは７１２
において停止し、後述の１５に割込みを待つことになる
。

マイクロプロセッサは、グーーノ上のリセットスイッチ
１Ｂ２（第４図）を手動で作動させることによってリセ
ット信号が発生すると、ＩＲＱＩｌ込み要求信号がバッ
ファ２９２（第ｊＡ図）の出力に現われるような割込み
モードで製作する工うになっている０次でマイク〔６セ
ツサ３１０は７２０において割込み要求ルーチンに入９
１このルーチンではレノスタ及びフラッグが１２２にお
いてイニシャライズされる０次でプログラムは７２４に
おいてホールドモードがセットされているか否かを決足
し、もしセットされていれば、前述したように、プロー
ブ１４上の手動リセット釦４０を作動させるまでシグニ
チャが連続的に表示される。もしホールドモードが選択
されていれば、プログラムは７２６に進んでシグニチャ
が出力されたか否かを決定する。出力されていなければ
、ｆｏダラムＦｉ７３０に進み、データが整うまで留賛
っている。データが整うとデータは７３２において表示
され、プログラムは７４１ｉに分岐する。

ホールドモードがセットされているので（Ｔ２４におい
て先に決定されているン、プログラムは１２Ｂに進む、
シグニチャが未だに出力されていなけれげ、プログラム
は再び１３０においてｒ−夕を待機し、再び７４６．７
２６及び１３０をループする前に出力する。プログラム
は７２６においてシグニチャが出力されたことを見出す
までこのルー争 デに留オリ、出力されると７３４におい【ストアスイッ
チ２６のステータが決定される。プログラムは、ストア
スイッチがセットされるまでストアスイッチの監視を続
け、セットされると７３６においてストア機能を遂行す
る０次でプログラム７４６にジャｙｆし、７２＠及び１
３４を通して７３６に戻される。プログツムは、グロー
７”１４上の手動りセットスイッチ４０が付活されるま
でこのループに留まシ、付活されると７２０に戻される
。

プログラムは７４６においてホールドモードが選択され
九ことを決定すると７４１１に進み、手動モード選択の
存在が試験される。奄し手動モードが選択されていれば
、１５２へ行く前にＴＯＯＫおい【シダニチャ発見メモ
リがクリヤされる。

７５２においてはストアスイッチの状態が試験される。

シダニチャ発見メモリは、試験中の回路のあるノード上
のシグニチャがＰＲＯＭ６２０内に記録されていること
を記録するＲＡＭの一部であるので、システムがストア
モードにある場曾岡じシダニチャを一度記録することは
なく、そ０ノードが一回に亘って試販されたことを指示
することができる。このメモリは、手動モードでは使用
されないので、７５０でクリヤされるのである。もし７
４８において手動モードが選択されていることを見出せ
ば、プａ　／　５ムは直接１５２に進む。

ストアスイッチがセットされていれば、１５６ニ進む前
に１５４においてシグニチャがＰＲＯＭ内にストアされ
る。動作中、ｆ　ａグラムＦｉ７５４において先ず試験
中の回路のノードのシグニチャを表示させる０次でスト
アスイッチ２６が付活されるのでＰＲＯＭ６２０内の次
のアドレスが表示きれる。このアドレスはストアされ九
シグニチャの数に一致するが、回路ノード数は既知であ
るから、全てのシグニチャがシステム内圧挿入され九こ
とのｉ認を与えることくなる。ストアスイッチ２６が得
度付活されると、先に表示され九ＦＲＯＭアドレス内に
そのシグニチャがストアされる。

１５２においてストアスイッチがセットされていないこ
とが牌ると、プログラムは７５６に進んで不安定ラッチ
スイッチ２４の状態が決定される。

もし不安定ラッチスイッチがセットされていれば、７５
８において不安定ラッチサブルーチンが遂行される。不
安定ラッチサブルーチンでは、連ｄｒ−ト期間中のシブ
二チャ或は遷移計数が検査され〜これらのシダニチャ或
は遷移計数に何等かの変化が６つ九か否かが決定される
。４し変化があれば最初のシグニチャ或は遷移計数が表
示される。

もし７５２において不安定なデータ状態が検出されると
、プログラムは７６０におい【ｒ−夕が整っているか否
かを決定する。５Ｐ−夕が整っていなければ、グログラ
ムはデータが整うまで７５２ヘループパツタする。Ｔ２
Ｏにおいてｒ−夕が整つ友ことを検出すると直ちＫ　７
”　ｗダラム＃：ｔ７６４に進んでシグニチャ威は遷移
計数が安定であるか否かを判定する。もし不安定であれ
ば、シグニチャ或は遷移計数不安定表示灯が点灯され、
シダエチャ或は遷移計数がリセットされる。シグニチャ
或は遷移計数が安定であればプログラムは１６６と進む
が、安定でないことが解ると７４０へ戻される。安定で
あればプログラムは１６６へ進んで手動モード或は自動
モードの何れが選択されているかを判定する０手動モー
ドが選択されていれば、自動信号が発生され、Ｔ４６へ
戻される前にシグニチャ或は遷移計数がディスプレイに
出力される。

プログラムが１６６において自動モードが選択されてい
ることを判定すると、グログラムは１７０へ進んでシグ
ニチャがＰＲＯＭ内にあるか否かを判定する。もしそう
であれば試験中のノードのシグニチャは適切であるもの
とさｎ１グ■グラムはγＴ２進んでそのシグニチャが前
に発見されているか否かを判定する。もし前に発見され
【いれば、７７４においてマイク票デロセッ２３１０は
２組のパルスをオーディオ信号デバイス６００に印加し
、７つのノードがコ回試験されたことを指示する。もし
そのシグニチャが前に発見されていなければ、マイクロ
プロセッサｔｉＦ７６において一連のパルスをオーディ
オ信号デバイス６ＱＯに供給する。７７８において所定
の遅＃、を与えた後、７８０において内部ＲＡＭ内にあ
るピッドをセットシ、発見発大〆イオード１１６を点灯
させる。

ＴＴＯにおいてＰＲＯＭ内にシグニチャを発見できない
場合は、グログラムは７８２においてそのシグニチャが
無効であるかどうかを判定し、無効であれば回路が正し
く機能していないことを指示する。もしそのシグニチャ
が無効ではないが禾だに発見されないものであった場合
に＃−ｔ、１８４においてマイクロプロセッｔＦｉ長い
一連のパルスをオーディオ信号デバイスに印加し、１８
６において未発見発光ダイオード１７８を点灯させて回
路が正しく機能していないことを指示させる。そのシグ
ニチャが有効であるか無効であるかには拘わシなく、或
はそのシグニチャが発見されたものか未発見の本のであ
るかには関係なく、そのシダニチャはｒａａにおいてデ
ィスプレイに出力される。

第５図を参照して説明した工うに、発振器２＄１０は０
０７秒置き［ＮＭＩパルスを発生してブー−１デイスグ
レイを更新はせる。即ち、００７秒毎にプばグラムは７
９０のＮＭｊルーチンに進み、１９４を通って主ｆａダ
ラムに戻る前ＫＴ９２においてプローブディスプレイを
更新させるのである。

【図面の簡単な説明】

第１図はディジタル回路を試験するためのシダニチャ解
析システムの斜視図であシ、 第２図はディジタル回路を試験する念めのシダニチャ解
析システムのｆロックダイアグラムであり、 第３図は試験中の回路のサンプル期間及びクロックサイ
クルを識別する信号を受ける制御ボッドの回路図であシ
、 １４４ｙ図は試験中の回路へシダニチャ解析システムを
接続するためのデータグローブの回路図であり、 第！ｆ図（Ａ、８）は制御デッド及びデータグローブか
ら信号を受け、ｆ　ａ−プに接続されたディジタル信号
に対応するシグニチャを発生し、そしてサンプル期間中
に発生した遷移の数を計数するデータアクイノジョン回
路の回路図であシ、第６図（Ａ、Ｂ）はシステムの動作
を制御し、シグニチャ解析の結果を表示させる！イクロ
グ■セッサを含むコントローラボードの回路図であり、
第７図はシグニチャ解析シス７ムのフロントパネル制御
が−ドの回路図であｐｌ 第を図は試験中の回路に適用可能なシグニチャをストア
するためのプログラマブルリードオンリーメモリモジ瓢
−ルの回路図であり、 第９図（Ａ、Ｂ、Ｃ，Ｄ）はシグニチャ解析システムの
動作を制御するためのグログラムのフローチャートであ
る。 １０・−シグニチャ解析システム、１２・・・ハウジン
グ、１４・・・データグローブ、１６・−・制御ボッド
、１８・・・パネル、２０−・・モードスイッチ、２２
・・・ホールドスイッチ、２４・・・不安定ラッチスイ
ッチ、２６・・・ストアスイッチ、２８・・・ディジタ
ルディスプレイ、３０〜３８・・・茨示灯、４０−・・
リセットスイッチ、４２−・・都電性チッグ、４４・・
・イネーブルライン、４６−・・ストップライン、４８
・・・スタートライン、５０・・・クロックライン、５
２−接地ライン１ １０Ｇ−・データアクイジシＭ７回路、１Ｑ２−・制＃
？ツド回路、１０４−プ諺−プ回路、１０６−・コント
ローラ回路、１０７−ＲＯＭ、　　ｔ　０８−・フロン
ドパネルキー２４２１２４回路、１２０−・・スレシホ
ールド回路、１２２．１２４．１３４．１３６．１４２
．１５０．１６０．１６２．１６６．１６８−抵抗、１
２６．１５２．１５４−コンパレータ、１２８．１３Ｂ
、１５６−−−コｙ−ｒｙす、１３０−・・ダイオード
、１３２−演算増巾器、１４０−・・スイッチ、１４４
．１４６．１４８・・・極性反転用スイッチ、１５８−
・・ダイオード、１６４−・・４デンジ曹メータ、１７
０．１７２．１７４．１７６．１７８−発光ダイオード
、１８Ｇ−・シフトレジスタ、 ２００．２０２．２０４．２０６．２５０．２５２−・
コン／４レーク、２０８．２０１−抵抗、２０３．２０
５．２５４．２５６．２６７．２６１１，２７１．２７
４．２９４．２９８−インバータ、２０Ｂ、２１６．２
２４．２６０，２８６．２８　Ｂ−７リツデフａツｆ、
２１Ｑ、２１２．２１４−・・ＡＮＤダート、　２２２
．２６１．２６３−ＮＡＮＤｒ−）、２２８．２３０　
・Ｎ　ＯＲダート、　２５８．２６８，２６６．２６日
−・排他的ＯＲダート、２６２−・シグニチャ発生ｉ、
２６４−・・シフトレジスタ、２７６・・・遷移カウン
タ、２１Ｂ、２８０−・・遷移カウンタの段、２８４・
・・ラッチ、２９０−・発車器、２９２．２９４．３０
０・・・トツイスデートパツファ、 ３２０−５入力排他的０Ｒｒ−ト、３２２．３２４−・
シフトレジスタ、３２６．３Ｇ２．３６５．３６８．３
７＠、３　Ｔ　８−・・＾ＮＤｆ−ト、３２８−インバ
ータ、３３０．３３２、＄３４．３３ｇ、３３８−ラッ
チ、３５０．３５２．３５４．３５６．３７２−・コン
パレータ、３６０．３６４．３７４−７リツプ７０ツデ
、３０２．３０４．３１４−・・ラッチ、３１０・・・
マイク回プロセッサ、３１２．３１８−バッファ、３２
３−双方向バッファ、３２４．３３１ｉ−ＮＡＮＤダー
ト、３３０，３３２．３３４・・・ｒコーグ、３４０−
・・ワンシ冒ット、３４２．３４６・・・コンデンサ、
３４４．３４Ｂ−抵抗、３６０．３８２−レジスタ、３
６２−１″イスプレイコントロ一ラ回路、３８０・・・
ラッチ、３８４．３！１４−インバータ、３８６．３９
２．３９・−・バッファ、４００・・・ブーグラミツダ
回路、４０２．４０４．４０＆、４３０．４３４．４４
０−）ランノスタ、４０ｇ、４１０．４１２．４２４．
４３２．４３６．４４４．４５０．４５４．４６０．４
６２・・・抵抗、４１４．４４２・・・コンデンサ、４
１６・・・タイオード、４２０・・・ツェナーダイオー
ド、４３８・・・ポデンショメータ、 ６００・・・オーディオ信号デ／ｆイス、６２０・・・
ＰＲＯＭ、６２４−・・抵抗 ０３３カーグランド・ワンハンド レッドアンドシックスス・アベ ニュー・ノースイースト５８０９

Claims (1)

1. 【特許請求の範囲】 １、ディジタル回路のノードからディジタル信号を受け
   、デイジタルシグニチャの選択された複数の各ビットと
   該ディジタル信号の選択された複数のビットの中の予め
   選択された他のビットとを混合することによって、該デ
   ィジタル信号からシグニチャ語を発生するシグニチャ発
   生十段； ｍｌ記のディジタル回路の動作と同期させたダート期間
   中前記のシダニチャ発生手段を前記ディジタル信号に応
   答できるようにさせ、それによって該ダート期間が終了
   した時に前記のシグニチャ兄生手段に該ｆ−）期間中の
   前記ディジタル信号の特質を表わすシダニチャを発生さ
   せるｉｉ制御十段； １１１１　ａじりディジタル回路の俵叡のノードから、
   ＾＋＋ｍ己ｑノグート期関中に正しく動作している礪酋
   の該ディジタル回路の複数のノード上のディジタル信号
   を表わすそれぞれのシグニチャを記憶スルシグニチャメ
   モリ手段；及ヒ 前記のシグニチャ発生手段からのシグニチャと前記のシ
   グニチャメモリ手段内にｄ己憶させであるシダニチャと
   を、両者が一致していることを見出すまで、或は該メモ
   リ内に記憶させである全てのシグニチャと一致しないこ
   とを見出すまで比較し、両者の一致に応答して、友は全
   ての記憶シグニチャと一致しないことに応答してシグニ
   チャ発見指示を発生するシグニチャコンパレータ手段 を具備していることを特徴とするディジタル回路試験装
   置。 コ、正しく動作することが解っているディジタル回路か
   らのシグニチャによって＠配のメモリ手段をプログラム
   する手段をも含み；該プログラミング手段が、耐重の’
   ｆ”　　）Ｘ１３同中に各ノードからのディジタル信号
   がＰ４Ｕ配のシグニチャ先生手段に印加されるにつれて
   該シグニチャ発生手段からシグニチャを受け、惑シグニ
   チャに対応する符夛化されたデータ信号とそれぞれのア
   ドレスを該メモリ手段に印加するようになっていること
   を特徴とする特許請求の範囲／に記載のディジタル回路
   試験装置。 ３、前記のシグニチャ発生手段からのシグニチャが前記
   のメモリ手段内へ誉込まれる１１１ｔ　Ｋ該シグニチャ
   発生手段の出力と該メモリ手段内のシグニチャとを前記
   のコンパレータ手段に比較させ、醪シグニチャ発生手段
   からのシグニチャが既に該メモリ手段内に記憶させであ
   る場合には、前記のグログランフグ手段の動作を阻止し
   である指示を軸生じ、それによって同一ノードからのシ
   グニチャが重複して該メモリ手段内に記録されない工う
   にする確認手段をも含んでいることを特徴とする特許請
   求の範囲コに記載のディジタル回路試験装置。 ’１．　　Ｆｆｔｌ記の回路の全てのノードからのシグ
   ニチャが前記のメモリ手段内に記憶されたことを確認し
   やすくするために、該メモリ手段内に記憶させたシグニ
   チャの数を計数してその視覚指示を発生させる子役をも
   含んでいることを特徴とする特許請求の範囲３に記載の
   ディジタル回路試験装置。 ５、前記の制御手段が、前記のディジタル回路からのス
   タート信号に応答してＩＩＩＪ記のダート期間を開始さ
   せ、該ディジタル回路からのストップ信号に応答して該
   ゲート期間を終了させるようになっておシ；該制御手段
   が、該ゲート期間中でも該ディジタル回路からのディス
   エーブル信号に応答して前記のシグニチャ発生手段を前
   記のディジタル信号に応答させないようにする手段を本
   含んでいることを特徴とする特許請求の範囲／に記載の
   ディジタル回路試験装置。 ６、前−ピのシグニチャ発生手段の出力に接続されてい
   であるシグニチャを記録するストレージ手段、該シグニ
   チャ発生手段からのｍ後のシグニチャと該ストレージ手
   段内に８ピ録させ友シグニチャとを比較する第二のコン
   パレータ手段、及び該ストレージ手段内に記録させ几シ
   グニテヤと同一ではない該シグニチャ発生手段からのシ
   グニチャを連続的に表示させる手段を備えている不安矩
   シグニチャ表示手段をも含んでいることをｔＰ！ｆ徴と
   する特許請求の範囲ｌに記載のディジタル回路試験装置
   。 ７、前記のストレージ手段が、新らしいシグニチャが発
   生する度毎に、そして前記の第二のコンパレータ手段に
   よる前記の比較が行なわれた後に、前記のシグニチャ発
   生手段からのシグニチャをｄピ録するようになっており
   、それによって連続するシグニチャが互に比較されるよ
   うにしたことを特徴とする特許請求の範囲６に記載のデ
   ィジタル回路試験装置。 ざ、極数の異なるノードから反穆してシグニチャ比較を
   行ないながら各比較後に前記の装置を自助的にリセット
   させるため； 前記のシグニチャ発生手段からのシダニチャとＡＩ記の
   メモリ手段内に記１麓させであるシグニチャの１つとの
   一致に応答して該シグニチャ兜生手段からのシグニチャ
   を記録するために前記のコンパレータ手段によって付活
   されるランチ手段； 前記のラッチ手段内に記録され友シグニチャを視覚表示
   させる表示手段；及び 前記のシグニチャ発生手段が前ｄピの回路のノヤドから
   ディジタル信号を受ける時点を決定し、前記の制御手段
   にイネーブル信号を供給して該シグニチャ発生手段が新
   らしいシグニチャを発生できるようにさせ、そして前記
   のラッチ手段にリセット信号を供給して該ラッチ手段が
   前記のメモリ手段内に記憶させ次シグニチャと一致する
   該シグニチャ発生手段からの次のジグ４ニチヤを記録で
   きるようにさせる信号検出手段を備えた自動リセット手
   段をも含んでいることを特徴とする請求 タル回路試験装置。 ２　前記のダート期間中に発生する前記デイジタル信号
   の遷移の数を計数丁るｊ！！移カウンタ手設；前記のデ
   イジタル回路の複鎖Ｏノードから、正しく動作している
   時の該デイジタル回Ｍ　Ｃ）　＊Ｊ記のダート期間中の
   これらのノード上のディジタル信号を衣わすそれぞれの
   迫移計数を記憶する遷移計数メモリ手段；及び ＭｉＪ　ｒｉの４移力ウンタ手段から及び前記の遷移計
   数メモリ手段から遷移計数を受け、該遷移カウンタから
   の遷移計数と該遷移計数メモリ手段内に記憶させｆｔ、
   、遷移計数の何れか１つとの間の一致に応答して一致指
   示を発生し、また前記のダート期間中の遷移計数及びシ
   グニチャの両方の一致に応答しである指示を発生する遷
   移計数コンパレータ手段 を本具備していることを特徴とする特許請求の喫〕囲／
   に記載のディジタル回路試験装置。 ｌθ・繭重のコンパレータ手段に接続されていて、前記
   のシグニチャ発生手段からのシグニチャが前記りシグニ
   チャメモリ手段内に記憶させであるシグニチャの倒れと
   も一致しない場合にある指示を発生する表示器手段をも
   含んでいることを特徴とする特許請求の範囲／に記載の
   ｒイジタル回Ｍ拭験装置。 ／／、ディジタルエレクト胃ニック回路内の選択され次
   位置からディジタル信号を受ける入力手段；それぞれが
   前記のディジタル信号のあるビットと一致する一連のク
   ロックパルスを供給するクロック手段； 前記の入力手段及びクロック手段に接続されていて、前
   記ディジタル信号内の選択された便数のビットと該ディ
   ジタル信号の選択された複数のビットの中の予め選択さ
   れた他のビットとを混合することにＬつ【該ディジタル
   信号からシグニチャ飴を発生するシグニチャ発生十段；
   前記ノディジタルエレクト撃ニック回路及びシグニチャ
   発生手段に接続されていて、おるダート期間の開始時に
   該ｒイジタルエレクトセニツク回路からの所定のトリガ
   色好に基６答してシグニチャ酷の発生を開始するトリガ
   手段：創記のシグニチャ発生手段に接続されていて、前
   記のダート期間の長子時にシグニチャ給の発生を終了せ
   しめる停止手段； ＠ＩＩ記のｆ−）期闇中削記のｒイジタルエレクトロニ
   ツク回路が正しく動作している時の該デイジタルエレク
   トロ二ツク回路の７組の選択された位置におけるディジ
   タル信号に対応する１組のシグニチャ語を記録するメモ
   リ手段；及びＮｉｌ　ａｔのシグニチャ発生手段によっ
   て作られたシダニチャ語と前記のメモリ手段内に記録さ
   れているシグニチャ語とを比較して、この比較の結果の
   指示を発生するコンパレータ手段を具備していることを
   特徴とするディジタルエレクトロニック回路試験装ａ′
   。 ／コ、前ルビのコンパレータ手段に接続されていて、前
   記のシグニチャ発生手段からのシグニチャがｆｏｒｔ紀
   のメモリ手段内に記憶されているシダニチャの倒れとも
   一致しない場合にある指示を発生する表示器手段をも含
   んでいることを特徴とする特許−求の範囲／／に記載の
   ディジタルエレクトロニック匝路試験装置。 ／３．正しく動作することが解っているディジタル回路
   の７組の選択された位置からのシグニチャ請で前記のメ
   モリ手段をグログラムするために、ディジタル信号が選
   択され九谷位置から前記のシグニチャ発体手段に供給さ
   れるにつれて該シグニチャ発生手段からシグニチャ飴を
   受け、それに応答して該シグニチャ飴を該メモリ手段内
   のそれぞれの位置に簀込むようになっているグルグラミ
   ング手段をも含んでいることを特徴とする特許請求の範
   囲／ｌに記載のｒイジタルエレクト四ニック回路試験装
   置。 ／１１．前記のシグニチャ発生手段からのシグニチャ語
   が前記のメモリ手段内に書込まれる前Ｋｆｆシグニチャ
   発生手段からのシグニチャ飴と該メモリ手段内のシグニ
   チャ飴とを前記のコンパレータ手段に比較させ、ばシグ
   ニテヤ発生手段からのシグニチャ語が該メモリ手段内に
   既に記憶させである場合には、前記のｆ■ダ２ミング手
   段の動作を阻止しである指示を発生し、それＫＬつて同
   一の選択された位置からのシグニチャ梧が重複して該メ
   モリ手段内Ｋｋ、録されないようにする確認手段をも含
   んでいることを特徴とする特許請求の範囲／３に記載の
   ｒイジタルエレクトロニツク回路試験装置。 Ｂ、前記の回路の全てのノードからのジグ；チャが前記
   のメモリ手段内ＩＣ記憶されたことを確認しやすくする
   ために、該メモリ手段内に記憶させたジグ；チャの数を
   計数してその視覚指示を発生させる手段をも含んでいる
   ことを％像とする％ｒ＋稍求の範囲／ｌＩに記憶のディ
   ジタルエレクトロニック回路試験装置。 ／６．ディジタル回路が該回路の動作と同期させた所定
   のダート期間中正しく動作している場合の葭回路の１組
   のノード上のジグ；チャに対応する７組のジグ；チャを
   記録し： Ｆｌｌ記のダート期間中前記のノードの組から得た前記
   の回路の試験ノード上のジグ；チャを決にし：そして ＩＩｓ己の試験ノード上のジグ；チャと記録されている
   各ジグ；チャとを、両者の一致を見出すまで該試験ノー
   ドを識別することなく比較し、でれによって該回路の正
   しい動作を指示する一段階からなるディジタル回路試験
   方法。 ／７．前記の回路が前記の所定のダート期間中に正しく
   動作している場合の該回路の７組のノード上のそれぞれ
   のディジタル信号の遷移の数に対応する７組の遷移計数
   を記録し； 前記のダート期間中の前記の試験ノード上の遷移の数を
   計数し；そして 前記の試験ノード上の遷移の数と記録された各遷移計数
   とを、両者の一致を見出すまで該試験ノードを識別する
   ことなく比較し、次で該試験ノード上の遷移計数と一致
   した記録された遷移計数に対応するノードと該試練ノー
   ド上のジグ；チャと一致した記録されたジグ；チャに対
   応するノードとが同一であるか否かを判定する諸段階を
   も含んでいることを特徴とする特許請求の範囲／乙に記
   載のディジタル回路試験方法。