CN112213629A - 一种基于fpga的沿变缓慢信号的检测预警方法及系统 - Google Patents

Abstract

本发明涉及一种基于FPGA的沿变缓慢信号的检测预警方法及系统，利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。本发明所提供的检测方法利用信号沿变缓慢造成数字信号状态不确定来检测该信号，通过大量的实验样本获得对应模型的概率分布参数，通过模型分析获得检测门限，最终给出检测结果并预警，实现了沿变缓慢信号的自动、实时检测并预警，降低了装置误动的风险，提高了继电保护装置运行的稳定性和可靠性。

Description

一种基于FPGA的沿变缓慢信号的检测预警方法及系统

技术领域

本发明涉及电力工程继电保护自动化相关技术领域，尤其涉及一种基于FPGA的沿变缓慢信号的检测预警方法及系统。

背景技术

在高速数字设计领域，信号完整性(SI,signal integrity)的概念虽然已经被业内提出来很多年，但是由于继电保护自动化装置中的信号主频相对通信等其它行业总体较低，因此对其一直没有过多关注。随着芯片工艺的快速发展，继电保护装置中电子器件的最大工作频率得到了快速的提升，相应地对信号完整性的要求也越来越高。

继电保护装置是由CPU插件、扩展插件等多个板卡通过背板互联互通构成；每一次装置上电或者复位时，针对各个板卡的复位信号都有固定的时序以保证此时装置不发生误动。这种设计自然会造成复位信号到达各个板卡的路径较长，这对信号完整性提出了挑战。为了对抗可能存在的浪涌、静电、快速瞬变等干扰，需要对复位信号连接对地电容，而该电容又引起信号上升沿时间、下降沿时间等参数的变大。上升沿时间和下降沿时间过大，造成信号处于中间电平的时间增长，当其通过IBUF后信号仍处于0和1之间的不确定状态，并且持续时间不确定，此时随机产生的毛刺不满足芯片要求的最小复位脉宽，芯片工作异常，造成继电保护装置误动。当沿变缓慢信号进入FPGA并接在触发器D端，最终结果会造成寄存器较多个周期的结果处于不确定状态。

发明内容

针对上述现有技术中存在的问题，本发明的目的在于提供一种基于FPGA的沿变缓慢信号的检测预警方法及系统，通过针对性地设计对应的检测方法，对可能造成的芯片工作异常进行预警。本发明利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。本发明的方法适用于信号的上升沿时间和下降沿时间在10us以上的应用场景。

为达到上述目的，根据本发明的一个方面，提供了一种基于FPGA的沿变缓慢信号的检测预警方法，包括步骤：

S1、对经过寄存器的沿变缓慢信号进行边沿检测；

S2、针对所述沿变缓慢信号的边沿跳变进行计数累加；

S3、如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定，当累加值超过检测门限时，进行预警；

S4、获取检测结果，并根据所述预警进行复位操作，计数器清零。

进一步的，所述预定时间为大于沿变时间的固定时间参数。

进一步的，所述预定时间设置为15us。

进一步的，所述沿变缓慢信号的上升沿时间和下降沿时间在10us以上。

根据本发明的另一个方面，提供一种检测门限的获取方法，通过所述获取方法以获得检测门限值用于上文所述的检测方法中，基于如下参数获取步骤以获得所述检测门限：

S11、根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的采样电压值；

S12、基于所述渐变区间建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压值为U时寄存器输出为1和0时对应的概率；

S13、根据大数定律，确认每个采样电压值对应的概率分布参数；

S14、根据一次上升沿或者下降沿对应的N个采样电压值区间的概率分布，分别计算对应于值0和值1交替出现的概率分布；

S15、根据所述概率分布确定所述检测门限。

进一步的，当输入电压的范围为0-3.3V时，所述渐变区间的电压范围为[1.455,1.470]V。

根据本发明的第三个方面，提供了一种基于FPGA的沿变缓慢信号的检测预警系统，包括：

边沿检测模块，对经过寄存器的沿变缓慢信号进行边沿检测；

计数模块，针对所述沿变缓慢信号的边沿跳变进行计数累加；

判断模块，如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定并进行预警；

结果获取模块，获取检测结果，并根据所述预警进行复位操作，计数器清零。

进一步的，所述判断模块还包括参数获取模块，所述参数获取模块，

根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的采样电压值；

基于所述渐变区间建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压值为U值时寄存器输出为1和0时对应的概率；

根据大数定律，确认每个采样电压值对应的概率分布参数；

根据一次上升沿或者下降沿对应的N个采样电压值区间的概率分布，分别计算对应于值0和值1交替出现的概率分布，并根据所述概率分布确定所述检测门限。

进一步的，所述参数获取模块包括信号产生回路和FPGA芯片，所述信号产生回路的输出与FPGA芯片连接，用于周期性地为FPGA芯片提供沿变缓慢的输入信号；所述FPGA芯片用于进行边沿检测，并且在预定的采样间隔内对输入信号为“0”和“1”的值分别进行计数统计。

综上所述，本发明提供了一种基于FPGA的沿变缓慢信号的检测预警方法及系统，本发明利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。本发明所提供的检测方法利用信号沿变缓慢造成数字信号状态不确定来检测该信号，通过大量的实验样本获得对应模型的概率分布参数，通过模型分析获得检测门限，最终给出检测结果并预警，实现了沿变缓慢信号的自动、实时检测并预警，降低了装置误动的风险，提高了继电保护装置运行的稳定性和可靠性。

附图说明

图1是本发明基于FPGA的沿变缓慢信号的检测系统中参数获取模块的示意图；

图2是本发明基于FPGA的沿变缓慢信号的检测系统中检测模块的示意图；

图3是本发明基于FPGA的沿变缓慢信号的检测方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

本发明提供了一种基于FPGA的沿变缓慢信号的检测预警方法及系统，本发明利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。

下面结合附图对本发明的技术方案进行详细说明。本发明提供了一种基于FPGA的沿变缓慢信号的检测预警方法及系统。根据本发明的一个实施例，本发明提供一种基于FPGA的沿变缓慢信号的检测预警系统，用于实现所述基于FPGA的沿变缓慢信号的检测预警方法，所述检测预警系统包括：

边沿检测模块，对经过寄存器的沿变缓慢信号进行边沿检测；

计数模块，针对所述沿变缓慢信号的边沿跳变进行计数累加；

判断模块，如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定并进行预警；

结果获取模块，获取检测结果，并根据所述预警进行复位操作，计数器清零。其中，所述判断模块还包括参数获取模块，用于实现如下功能：

根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的采样电压值；

基于所述渐变区间建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压值为U值时寄存器输出为1和0时对应的概率；

根据大数定律，确认每个采样电压值对应的概率分布参数；

根据一次上升沿或者下降沿对应的N个采样电压值区间的概率分布，分别计算对应于值0和值1交替出现的概率分布，并根据所述概率分布确定所述检测门限。

所述参数获取模块的具体构成以及相互连接关系如图1所示，从图1可以所述参数获取模块包括信号产生回路和FPGA芯片，所述信号产生回路的输出与FPGA芯片连接，用于周期性地为FPGA芯片提供沿变缓慢的输入信号。该信号产生回路，具体地，可以为直流电源，该直流电源的输出与FPGA芯片连接，向所述FPGA芯片提供稳定的直流电压作为输入信号。所述FPGA芯片用于进行边沿检测，并且在预定的采样间隔内对输入信号为“0”和“1”的值分别进行计数统计，并将结果传输至系统中的单片机芯片进行打印显示。

所述直流电源所提供的直流电压值可以按照如下公式进行设定：

U＝k*nT＝k′*n＝1.1×10^-3*n,(n＝0…3000)

其中，k为采样序号，T为采样周期。

FPGA芯片的主频设置为250MHz，即周期为4ns；设系统的输入电压为3.3V，根据信号电平从0V到3.3V，所用时间为12us，以4ns为采样时间，则12us内共采样3000点，对输入信号的电压进行线性拟合，得到采样电压如上述公式所示。

根据如上公式可知，连续两次采样间隔的电压值相差1.1mV；FPGA芯片使用普通IO管脚，电平选择为LVCMOS33，通常来说，逻辑‘0’的输入的信号电压范围为0-0.7V，逻辑‘1’的输入信号电压范围为2.0-3.3V。以上范围是FPGA能够稳定识别的电压范围，阈值一般在1/2*VDD，实际情况还会受到栅氧化层厚度、衬底等因素影响。为了较为准确地得出逻辑混乱时的电压范围，使用所述参数获取模块并配合2分法进行范围搜索，最终获得逻辑混乱的电压范围为[1.455,1.470]V。根据如上公式所示，并且为了简化运算，将电压间隔取1mV，对逻辑混乱的电压我们进行实验采样，每个电平取样1.6777201×10⁷次，取得结果如表1所示：

表1

从表1中可以得出各个电压对应的二元模型概率，进一步地，根据这些参数可以得出此16个采样值对应的跳变次数概率，具体如表2所示，此时中间14个电压对应14个独立分布事件，概率分布各不相同。至此得到了沿变缓慢信号电压从0V到3.3V进入FPGA后作为数字信号高低电平的分布情况。

检测系统的整体构成以及相互连接关系如图2所示。图2中示出，包括CPU插件和扩展插件，所述CPU插件与所述扩展插件通过背板相互连接；所述CPU插件包括一单片机芯片和一FPGA芯片，所述扩展插件包括一FPGA芯片，所述扩展插件中的FPGA芯片用于对所述累加值进行判定，所述单片机芯片在接收到预警信号后进行相应的操作。其中复位信号由CPU插件中的单片机芯片控制FPGA给出，经过背板后，与扩展插件中的FPGA连接，对其进行整体复位。其中，所述单片机芯片的型号可以选取MPC8309。由于每一次信号从0到3.3V都会经历表1中的14次独立分布事件。据此我们可以计算出检测流程中所需的边沿跳变次数的分布如表2所示：

表2

上升沿计数	1	2	3及以上
				检测概率P	0.6754	0.0429	0.2817

根据本发明的一个实施例，提供了基于所述沿变缓慢信号的检测预警系统的一种检测预警方法，该检测预警方法的流程图如图3所示，具体来说，包括步骤：

方法开始时首先对计数器清零。

然后对经过寄存器的沿变缓慢信号进行边沿检测，针对所述沿变缓慢信号的边沿跳变进行计数累加。本发明检测方法适用的信号范围内为沿变缓慢信号的上升沿时间和下降沿时间在10us以上的信号。

接下来执行判断步骤：如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定并进行预警，当累加值超过检测门限时，进行预警。其中，所述预定时间为略大于沿变时间的固定时间参数，具体来说，根据FPGA的频率以及电压信号的电平等因素，可以将该预定时间设置为15us。即当超过15us没有检测到边沿变化，说明本次上升沿或者下降沿计数结束，则进入检测阶段。若设定检测门限为3，即计数结果大于等于3时判定存在沿变缓慢信号，此时能检测出该信号的检测概率为0.2817；若设定检测门限为2，此时的检测概率为0.3246；在实际应用中可以综合考虑进行门限设定。

最后，获取检测结果，并根据所述预警进行相应的操作处理，例如复位操作或者其他相应的操作。

进一步的，所述判定步骤基于如下参数获取步骤以获得所述检测门限：

根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的电压值；

建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压为U值时寄存器输出为1和0时对应的概率；

根据大数定律，确认每个采样电压值对应的概率分布参数；

根据一次上升沿或者下降沿对应的N个采样电压区间的概率分布，分别计算对应于值0和值1交替出现的概率分布，并根据所述概率分布确定所述检测门限。

综上所述，本发明涉及一种基于FPGA的沿变缓慢信号的检测方法及系统，利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。本发明所提供的检测方法利用信号沿变缓慢造成数字信号状态不确定来检测该信号，通过大量的实验样本获得对应模型的概率分布参数，通过模型分析获得检测门限，最终给出检测结果并预警，实现了沿变缓慢信号的自动、实时检测并预警，降低了装置误动的风险，提高了继电保护装置运行的稳定性和可靠性。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (9)

1.一种基于FPGA的沿变缓慢信号的检测预警方法，其特征在于，包括步骤：

S1、对经过寄存器的沿变缓慢信号进行边沿检测；

S2、针对所述沿变缓慢信号的边沿跳变进行计数累加；

S3、如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定，当累加值超过检测门限时，进行预警；

S4、获取检测结果，并根据所述预警进行复位操作，计数器清零。

2.根据权利要求1所述的检测预警方法，其特征在于，所述预定时间为大于沿变时间的固定时间参数。

3.根据权利要求2所述的检测预警方法，其特征在于，所述预定时间设置为15us。

4.根据权利要求1所述的检测预警方法，其特征在于，所述沿变缓慢信号的上升沿时间和下降沿时间在10us以上。

5.一种检测门限的获取方法，通过所述获取方法以获得检测门限值用于权利要求1-4中任意一项所述的检测预警方法中，其特征在于，基于如下参数获取步骤以获得所述检测门限：

S11、根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的采样电压值；

S12、基于所述渐变区间建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压值为U时寄存器输出为1和0时对应的概率；

S13、根据大数定律，确认每个采样电压值对应的概率分布参数；

S14、根据一次上升沿或者下降沿对应的N个采样电压值区间的概率分布，分别计算对应于值0和值1交替出现的概率分布；

S15、根据所述概率分布确定所述检测门限。

6.根据权利要求5所述的获取方法，其特征在于，当输入电压的范围为0-3.3V时，所述渐变区间的电压范围为[1.455,1.470]V。

7.一种基于FPGA的沿变缓慢信号的检测预警系统，其特征在于，包括：

边沿检测模块，对经过寄存器的沿变缓慢信号进行边沿检测；

计数模块，针对所述沿变缓慢信号的边沿跳变进行计数累加；

判断模块，如果超过预定时间后没有跳变，则判定本次上升沿或者下降沿跳变计数结束，对所述累加值进行判定并进行预警；

结果获取模块，获取检测结果，并根据所述预警进行复位操作，计数器清零。

8.根据权利要求7所述的检测预警系统，其特征在于，所述判断模块还包括参数获取模块，所述参数获取模块，

根据所述沿变缓慢信号的上升沿时间以及主频频率，划分渐变区间并记录对应的采样电压值；

基于所述渐变区间建立二元检测统计模型P(U,X＝1)和P(U,X＝0)，所述模型分别表示信号电压值为U值时寄存器输出为1和0时对应的概率；

根据大数定律，确认每个采样电压值对应的概率分布参数；

根据一次上升沿或者下降沿对应的N个采样电压值区间的概率分布，分别计算对应于值0和值1交替出现的概率分布，并根据所述概率分布确定所述检测门限。

9.根据权利要求8所述的检测预警系统，其特征在于，所述参数获取模块包括信号产生回路和FPGA芯片，所述信号产生回路的输出与FPGA芯片连接，用于周期性地为FPGA芯片提供沿变缓慢的输入信号；所述FPGA芯片用于进行边沿检测，并且在预定的采样间隔内对输入信号为“0”和“1”的值分别进行计数统计。

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