CN107765100B - 一种波形信号预判周期分析方法 - Google Patents

Abstract

本发明公开一种波形信号预判周期分析方法，包括：将波形输入信号进行处理，得到的新信号的高电平或低电平为原始信号的整个周期；对经过分频后的高电平进行计数，将两个计数结果分别进行记录；对两个计算结果进行大小判定，并将大数据和小数据分别用DB寄存器和DX寄存器记录；判断DX和0.1DB的大小，若DX>0.1DB，则依次将DB和DX送入到寄存器输出；否则进入下一步；判断DX和Dv的大小，若DX>Dv则将DX送入到寄存器Dout输出；否则进入下一步；执行Dout＝DB+DX输出；重复以上步骤至处理完毕。应用发明技术方案，效果是：(1)可采用原有的硬件实现预判，既能不增加功耗、成本和设计空间，又能确保电平匹配延长使用寿命；(2)对波形信号周期的预判更为准确。

Description

一种波形信号预判周期分析方法

技术领域

本发明涉及特殊信号测试与检测技术领域，特别是涉及一种波形信号预判周期分析方法。

背景技术

在地质勘探、通用测试等特殊要求领域，数字式电子计数器具有重要的应用价值。

中国知识产权局网站公布了一种数字式电子计数器(申请号：201110107653.6)，包括CPU、显示器模块、信号采集模块、报警模块、实时时钟数据存储模块、键盘、电源模块，所述的CPU分别与显示器模块、信号采集模块、实时时钟数据存储模块、键盘连接，所述的显示器模块与报警模块连接，所述的电源模块分别与CPU、显示器模块、信号采集模块、报警模块、实时时钟数据存储模块、键盘连接。与现有技术相比，本发明具有响应度较高、交直流电两用、耗能低、价格低、无机械碰撞、无磨损、使用寿命长等优点。但是该数字计数器无法针对低频信号的缓慢上升沿进行正确计数，因为在输入的被计数检测的信号上升沿电平在数字计数器的高电平与低电平之间的时候容易造成误判，出现多次高频计数的情况。如FPGA的3.3V接口就容易使被检测上升沿在0.8V至2V之间的上升期被判定为多次波形，而实际这个上升或者下降只是这个被检测计数信号的一个边沿而已。

因为低频信号的上升沿和下降沿都比缓慢，导致这个信号在上升或下降到信号检测数字处理器的高电平或低电平的中间电平的时候，判定此时的电平为1或0，造成计数的错误。

现有技术主要需要大量的硬件检测系统进行波形的上升沿与下降沿检测，否则会导致波形频率检测计数错误。但是引入这些硬件将会带来功耗、成本、设计空间上的大幅度增加，同时还容易导致电平不匹配造成的寿命问题。

因此，开发一种过程精简、操作方便且能适用于数字器件高电平与低电平中间的过渡电平的信号频率计数的方法具有重要意义。

发明内容

本发明提供一种波形信号预判周期分析方法，针对数字器件高电平与低电平中间的过渡电平而导致的多重计数而产生的错误信息，进行信号频率计数检测的一种方法，尤其是适用于低功耗、小体积、信号质量高、频率低、正弦波输入等条件下，具体技术方案如下：

一种波形信号预判周期分析方法，所述方法包括如下步骤：

步骤一、将波形输入信号进行分频处理，得到的新信号的高电平或低电平为原始信号的整个周期；

步骤二、利用时钟信号对经过分频后的高电平进行计数，将两个计数结果分别记录为Di和Di+1，其中：i为大于等于1的自然数且小于等于N，N为高电平的最大计数；

步骤三、对Di和Di+1进行大小判定，并将大的数据用DB寄存器记录，将小的数据放置于DX寄存器中；

步骤四、判断DX和0.1DB的大小，若DX>0.1DB，则依次将DB和DX送入到寄存器Dout输出；否则进入下一步；

步骤五、判断DX和Dv的大小，若DX>Dv，其中Dv为设定的二次判定阈值，则DX为有效数据，则将DX送入到寄存器Dout输出；否则进入下一步；

步骤六、执行Dout＝DB+DX输出；

步骤七、取i＝i+1，若i小于等于N，则返回步骤二；否则，结束。

以上技术方案中优选的，所述步骤一中的分频处理为二分频处理。

以上技术方案中优选的，所述阈值为波形频率数据估值的十分之一，或者为测量的50次平均数的十分之一。

应用本发明的技术方案，效果是：

1、本发明可采用原有的硬件，无需增加其他硬件检测系统，既能不增加功耗、成本和设计空间，又能确保电平匹配延长使用寿命。

2、本发明采用波形信号经过运放构成的电压调理模块输入到FPGA或CPLD芯片中进行计数，具体是：波形输入信号先进行分频处理，再利用时钟信号对经过分频后的高电平进行计数，再经过两次判断后，获得信号周期，对波形信号周期的预判更为准确。

附图说明

图1为本发明实施例1波形信号预判周期分析方法的硬件结构示意图；

图2为本发明实施例1的波形信号曲线图；

图3为本发明实施例1的波形信号预判周期分析方法的流程图。

具体实施方式

下面结合附图对本发明的实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

实施例1：

一种波形信号预判周期分析方法，硬件如图1所示，具体是：波形信号经过运放构成的电压调理模块输入到FPGA(现场可编程门阵列)或CPLD(复杂可编程逻辑器件)芯片中进行计数。

波形信号(方波或正弦波)如图2所示：如果波形上升沿缓慢，频率较低，则用于计数高频的高频计数时钟来计数由于IO接口高低电平中间的未定电压(v1到v2的区域)而产生很多的错误波形计数数据；如果采用低频时钟频率计数能够获得低频输入信号的正确计数数据，但是由于该时钟信号的周期比高频的时钟周期还长，导致针对高频信号将无法得到数据。

本实施例采用如下方式进行分析，具体包括如下步骤，详见图3：

步骤一、将波形输入信号进行二分频处理，得到的新信号的高电平或低电平为原始信号的整个周期；

步骤二、利用时钟信号对经过分频后的高电平进行计数，将两个计数结果分别记录为Di和Di+1，其中：i为大于等于1的自然数且小于等于N，N为高电平的最大计数；

步骤三、对Di和Di+1进行大小判定，并将大的数据用DB寄存器记录，将小的数据放置于DX寄存器中；

步骤四、判断DX和0.1DB的大小，若DX>0.1DB，则依次将DB和DX送入到寄存器Dout输出(即输出的还是原值)；否则进入下一步；

步骤五、判断DX和Dv的大小，若DX>Dv，其中Dv为设定的二次判定阈值(此处的二次判定阈值可取波形频率数据估值的十分之一，也可以取测量的50次平均数的十分之一)，判定DX为有效数据，则将DX送入到寄存器Dout输出；否则进入下一步；

步骤六、执行Dout＝DB+DX输出；

步骤七、取i＝i+1，若i小于等于N，则返回步骤二；否则，结束。

采用本实施例的技术方案，硬件无需增加新的系统，软件系统可升级；本发明采用波形信号经过运放构成的电压调理模块输入到FPGA或CPLD芯片中进行计数，具体是：波形输入信号先进行分频处理，再利用时钟信号对经过分频后的高电平进行计数，再经过两次判断后，获得信号周期，对波形信号周期的预判更为准确。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (2)

1.一种波形信号预判周期分析方法，其特征在于：所述方法包括如下步骤：

步骤一、将波形输入信号进行分频处理，得到的新信号的高电平或低电平为原始信号的整个周期；

步骤二、利用时钟信号对经过分频后的高电平进行计数，将两个计数结果分别记录为Di和Di+1，其中：i为大于等于1的自然数且小于等于N，N为高电平的最大计数；

步骤三、对Di和Di+1进行大小判定，并将大的数据用DB寄存器记录，将小的数据放置于DX寄存器中；

步骤四、判断DX和0.1DB的大小，若DX>0.1DB，则依次将DB和DX送入到寄存器Dout输出；否则进入下一步；

步骤五、判断DX和Dv的大小，若DX>Dv，其中Dv为设定的二次判定阈值，所述阈值为波形频率数据估值的十分之一，或者为测量的50次平均数的十分之一，则DX为有效数据，则将DX送入到寄存器Dout输出；否则进入下一步；

步骤六、执行Dout＝DB+DX输出；

步骤七、取i＝i+1，若i小于等于N，则返回步骤二；否则，结束。

2.根据权利要求1所述的波形信号预判周期分析方法，其特征在于，所述步骤一中的分频处理为二分频处理。

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