JPS60124745A - 論理シミュレ−ション方式 - Google Patents
論理シミュレ−ション方式Info
- Publication number
- JPS60124745A JPS60124745A JP58232530A JP23253083A JPS60124745A JP S60124745 A JPS60124745 A JP S60124745A JP 58232530 A JP58232530 A JP 58232530A JP 23253083 A JP23253083 A JP 23253083A JP S60124745 A JPS60124745 A JP S60124745A
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- JP
- Japan
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- circuit
- result
- data
- simulation
- check
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、論理回路を組立てることなくその動作を検証
する論理シミュレーション方式に関する。
する論理シミュレーション方式に関する。
従来技術と問題点
論理回路の動作を検証する論理シミュレータを使用する
と実際に装置を組立てることなく回路の論理を検証する
ことができるので、論理シミュレータは論理設計におい
て極く一般的に使用される様になってきた。従来のシミ
ュレーション方式を第１図で説明すると、１０は論理シ
ミュレータで実態はシミュレーション用のプログラムを
有するプロセツサであり、シミュレーション対象回路の
回路データＤＩを人力されると該回路をソフトウェアで
組立て（該回路と同じ論理を実行するプログラムを作成
し）、入力信号データＤ２を受けると該回路を該データ
で動作させてその結果Ｄ３を出力する。１２はシミュレ
ーション結果データＤ３を格納する格納部、Ｓｌはその
格納した結果データを取出したものである。シミュレー
ション結果の取出し出力Ｓ１は直接オペレータによるチ
ェックに供されると共にシミュレーション結果の検査処
理部１４へも送られ、こ−でシミュレーション結果の期
待値信号Ｓ２と比較され、一致、不一致を示す検査結果
出力Ｓ３が該処理部より出される。
と実際に装置を組立てることなく回路の論理を検証する
ことができるので、論理シミュレータは論理設計におい
て極く一般的に使用される様になってきた。従来のシミ
ュレーション方式を第１図で説明すると、１０は論理シ
ミュレータで実態はシミュレーション用のプログラムを
有するプロセツサであり、シミュレーション対象回路の
回路データＤＩを人力されると該回路をソフトウェアで
組立て（該回路と同じ論理を実行するプログラムを作成
し）、入力信号データＤ２を受けると該回路を該データ
で動作させてその結果Ｄ３を出力する。１２はシミュレ
ーション結果データＤ３を格納する格納部、Ｓｌはその
格納した結果データを取出したものである。シミュレー
ション結果の取出し出力Ｓ１は直接オペレータによるチ
ェックに供されると共にシミュレーション結果の検査処
理部１４へも送られ、こ−でシミュレーション結果の期
待値信号Ｓ２と比較され、一致、不一致を示す検査結果
出力Ｓ３が該処理部より出される。
論理シミュレータ１０は回路データＤＩを受けて例えば
第２図に示すようなナントゲ−１−０１。
第２図に示すようなナントゲ−１−０１。
Ｇ２、フリップフロップＦＦからなる論理回路をプログ
ラム上で構成し、該回路の入力信号１１〜■５である入
力信号データＤ２を受ので該回路を作動させ、出力０１
，０２であるシミュレーション結果出力Ｄ３を生じる。
ラム上で構成し、該回路の入力信号１１〜■５である入
力信号データＤ２を受ので該回路を作動させ、出力０１
，０２であるシミュレーション結果出力Ｄ３を生じる。
入力ＩＩ、１２．・・・・・・は２値信号ではあるがク
ロックに同期して時間的に変り、その各クロック周期に
おける入力１１゜１２、・・・・・・の組合せが出力状
態を決定するから、出力０１，０２も各クロック周期を
単位として時間的に変る。この各タイミング（各クロッ
ク周期）におりる出力０１，０２のＨ（ハイ）、Ｌ（ロ
ー）状態が予定通りであれば、回路データＤＩは所望回
路を構成できる正しいデータであるが、出力状態が予定
通りでなければ回路データＤ１に誤りがあり（設計にま
ずい所がある）、修正する必要があるということになる
。
ロックに同期して時間的に変り、その各クロック周期に
おける入力１１゜１２、・・・・・・の組合せが出力状
態を決定するから、出力０１，０２も各クロック周期を
単位として時間的に変る。この各タイミング（各クロッ
ク周期）におりる出力０１，０２のＨ（ハイ）、Ｌ（ロ
ー）状態が予定通りであれば、回路データＤＩは所望回
路を構成できる正しいデータであるが、出力状態が予定
通りでなければ回路データＤ１に誤りがあり（設計にま
ずい所がある）、修正する必要があるということになる
。
結果のチェ・ツクは、シミュレーション結果Ｓ１をディ
スプレイに表示し、またばブリンクでプリントアウトし
て、あるいは専用の検査処理部］４で期待値Ｓ２と比較
した結果Ｓ３を表示させることにより行なうが、シミュ
レーンヨン対象の論理回路が複雑になる程、結果出力Ｓ
１の個数および各結果の変化状態が多数かつ複雑であり
、チェックは容易でない。検査処理部１４の出力Ｓ３は
シミュレーション結果Ｓ１が期待値８２通りであればＯ
Ｋ例えば“０”であり、全て期待通りなら出力Ｓ３は０
． ０． ０．・・・・・・であるからチェックしやす
いが、検査処理部１４ば専用ハードウェアであるから構
成するのが厄介である。また検査結果とシミュレーショ
ン結果の扱いが別々で、同時には見られず、処理か煩雑
である。
スプレイに表示し、またばブリンクでプリントアウトし
て、あるいは専用の検査処理部］４で期待値Ｓ２と比較
した結果Ｓ３を表示させることにより行なうが、シミュ
レーンヨン対象の論理回路が複雑になる程、結果出力Ｓ
１の個数および各結果の変化状態が多数かつ複雑であり
、チェックは容易でない。検査処理部１４の出力Ｓ３は
シミュレーション結果Ｓ１が期待値８２通りであればＯ
Ｋ例えば“０”であり、全て期待通りなら出力Ｓ３は０
． ０． ０．・・・・・・であるからチェックしやす
いが、検査処理部１４ば専用ハードウェアであるから構
成するのが厄介である。また検査結果とシミュレーショ
ン結果の扱いが別々で、同時には見られず、処理か煩雑
である。
発明の目的
本発明はか〜る点を改善し、シミュレーション結果のチ
ェックを容易に迅速に行なうことができ、構成も簡単で
済むシミュレーション方式を提供しようとするものであ
る。
ェックを容易に迅速に行なうことができ、構成も簡単で
済むシミュレーション方式を提供しようとするものであ
る。
発明の構成
本発明は、論理シミュレータを用いて論理回路の動作を
検証する論理シミュレーション方式において、該論理シ
ミュレータに、シミュレーション対象回路と該回路の任
意所望部分の信号状態を検査する検査回路との合成回路
データを入力し、また該シミュレーション対象回路の入
力信号データとシミュレーション結果の期待値信号を入
力して、シミュレーション結果と検査結果の両出力デー
タを生じさせることを特徴とするが、次に実施例を参照
しながらこれを説明する。
検証する論理シミュレーション方式において、該論理シ
ミュレータに、シミュレーション対象回路と該回路の任
意所望部分の信号状態を検査する検査回路との合成回路
データを入力し、また該シミュレーション対象回路の入
力信号データとシミュレーション結果の期待値信号を入
力して、シミュレーション結果と検査結果の両出力デー
タを生じさせることを特徴とするが、次に実施例を参照
しながらこれを説明する。
発明の実施例
第３図は本発明のシミュレーション方式を示し、１０は
前述の論理シミュレータ、１６ばこれに回路データＤ５
を与える検査回路発生部である。本発明ではシミュレー
タ１０にはシミュレーション対象回路の他にその検査回
路も発生させる。この検査回路は第１図の検査処理部１
４に対応するものであり、従って第３図ではシミ、−レ
ータ１０の後段に検査処理部を接続することは不要であ
り、シミュレータ出力Ｓ４はシミュレーション結果と検
査結果の両方を含む。か＼るシミュレータ１０の入力は
、検査回路発生部１６がシミュレーション対象回路の回
路Ｄ１と検査箇所及び検査内容を示すデータＤ４を受け
て出力する、シミュレーション対象回路と検査回路の合
成回路データＤ５と、入力信号データＤ２及びシミュレ
ーション結果の期待値信号Ｓ２である。
前述の論理シミュレータ、１６ばこれに回路データＤ５
を与える検査回路発生部である。本発明ではシミュレー
タ１０にはシミュレーション対象回路の他にその検査回
路も発生させる。この検査回路は第１図の検査処理部１
４に対応するものであり、従って第３図ではシミ、−レ
ータ１０の後段に検査処理部を接続することは不要であ
り、シミュレータ出力Ｓ４はシミュレーション結果と検
査結果の両方を含む。か＼るシミュレータ１０の入力は
、検査回路発生部１６がシミュレーション対象回路の回
路Ｄ１と検査箇所及び検査内容を示すデータＤ４を受け
て出力する、シミュレーション対象回路と検査回路の合
成回路データＤ５と、入力信号データＤ２及びシミュレ
ーション結果の期待値信号Ｓ２である。
検査回路には、シミュレーション対象回路の任意の１点
の信号レベルが期待値通りか否かをチェックするもの、
及びシミュレーション対象回路の複数点の信号レベルが
期待値通りか否かをチェックするものがあり、前者の例
を第４図に、後者の例を第５図および第６図に示す。第
４図で１８はシミュレーション対象回路、２０はその１
点本例では出力の１つへのレベルをチェックする検査回
路であり、排他オアゲー）Ｇ３とＤ型フリップフロップ
ＦＦＩからなる。排他オアであるから、出力端Ａのレベ
ルが期待値信号Ｓ２Ａと同じなら該ゲートの出力は０、
異なるなら１である。これはフリップフロップＦＦＩへ
、出力観測タイミングクロックＣＬＩにより取込まれ、
Ｉ−ｉ、Ｌで一致、不一致を示す出力Ｓ４Ａとなる。第
５図（ａｌは検査回路２０として４人力アンドゲートと
２個のインバータを用いており、シミュレーション対象
回路１８内の４信号線Ａ、Ｂ、Ｃ，ＤのレベルがＡ＝Ｄ
＝１かつＢ＝Ｃ＝０であるか、式で示すと（Ａ＝１）口
（Ｂ＝０）ｆｌ（Ｃ＝０．）ｎ（Ｄ＝ １）であるか否
かをチェックし、この条件が成立するときｌ、成立しな
いとき０になる検査結果出力３４Ｂを生じる。第５図（
ｂｌの検査回路２０は３人力オアゲートとインバータか
らなり、シミュレーション対象回路１８内の３信号線Ａ
、Ｂ、Ｃの八が０か、ＢまたはＣが１か、式で示すと （Ａ＝０）Ｕ （Ｂ＝１）Ｕ （Ｃ＝１）か成立するか
否かをチェックし、この条件が成立するとき１、成立し
ないときＯの検査結果出力Ｓ４Ｃを生しる。第６図の検
査回路２０は複数の条件が成立するか否をチェックする
もので、（ａｌの場合は （Ａ＝１）ｎ（Ｂ＝Ｏ）ｎ（Ｃ＝０）または（Ｄ＝ １
）ｎ（Ｅ＝ １）ｎ（Ｆ＝ １）が成立するとき１、成
立しないときＯの検査結果出力Ｓ４Ｄを生じ、（ｂｌの
場合は （Ａ＝０）Ｕ （Ｂ＝０）Ｕ （Ｃ＝１）かつ（Ｄ＝０
）ＩＪ （Ｅ＝１）Ｕ （Ｆ＝１）が成立するとき１、
成立しないとき０の検査結果出力３４Ｂを生じる。
の信号レベルが期待値通りか否かをチェックするもの、
及びシミュレーション対象回路の複数点の信号レベルが
期待値通りか否かをチェックするものがあり、前者の例
を第４図に、後者の例を第５図および第６図に示す。第
４図で１８はシミュレーション対象回路、２０はその１
点本例では出力の１つへのレベルをチェックする検査回
路であり、排他オアゲー）Ｇ３とＤ型フリップフロップ
ＦＦＩからなる。排他オアであるから、出力端Ａのレベ
ルが期待値信号Ｓ２Ａと同じなら該ゲートの出力は０、
異なるなら１である。これはフリップフロップＦＦＩへ
、出力観測タイミングクロックＣＬＩにより取込まれ、
Ｉ−ｉ、Ｌで一致、不一致を示す出力Ｓ４Ａとなる。第
５図（ａｌは検査回路２０として４人力アンドゲートと
２個のインバータを用いており、シミュレーション対象
回路１８内の４信号線Ａ、Ｂ、Ｃ，ＤのレベルがＡ＝Ｄ
＝１かつＢ＝Ｃ＝０であるか、式で示すと（Ａ＝１）口
（Ｂ＝０）ｆｌ（Ｃ＝０．）ｎ（Ｄ＝ １）であるか否
かをチェックし、この条件が成立するときｌ、成立しな
いとき０になる検査結果出力３４Ｂを生じる。第５図（
ｂｌの検査回路２０は３人力オアゲートとインバータか
らなり、シミュレーション対象回路１８内の３信号線Ａ
、Ｂ、Ｃの八が０か、ＢまたはＣが１か、式で示すと （Ａ＝０）Ｕ （Ｂ＝１）Ｕ （Ｃ＝１）か成立するか
否かをチェックし、この条件が成立するとき１、成立し
ないときＯの検査結果出力Ｓ４Ｃを生しる。第６図の検
査回路２０は複数の条件が成立するか否をチェックする
もので、（ａｌの場合は （Ａ＝１）ｎ（Ｂ＝Ｏ）ｎ（Ｃ＝０）または（Ｄ＝ １
）ｎ（Ｅ＝ １）ｎ（Ｆ＝ １）が成立するとき１、成
立しないときＯの検査結果出力Ｓ４Ｄを生じ、（ｂｌの
場合は （Ａ＝０）Ｕ （Ｂ＝０）Ｕ （Ｃ＝１）かつ（Ｄ＝０
）ＩＪ （Ｅ＝１）Ｕ （Ｆ＝１）が成立するとき１、
成立しないとき０の検査結果出力３４Ｂを生じる。
第３図の検査回路発生部１６へ与える検査箇所及び内容
を示すデータＤ４は第４図、第５図、第６図の如き検査
回路２０を指定する。シミュレーション対象回路の何処
と何処を、どういう論理でチェックするかは任意であり
、回路設計者の希望に応して決定し、それを示すデータ
Ｄ４を作成すればよい。検査結果はシミュレーション結
果と共に出／’ＩＳ４としてシミュレータ１０より出力
される。第７図Ｆ、１）、 （ｂｌは検査結果の２例を
示す。ｔａｌにおいてＡは入力信号データ、Ｂは期待値
信号、Ｃば検査結果出力でこれが１のときＡ、Ｂ不一致
、０のとき一致である。本例ではＡ＝Ｏ，Ｂ＝１のとき
とＡ＝１．Ｂ＝Ｏで不一致とい・）結果がでている。こ
れは第４図の検査回路の場合に相当する。
を示すデータＤ４は第４図、第５図、第６図の如き検査
回路２０を指定する。シミュレーション対象回路の何処
と何処を、どういう論理でチェックするかは任意であり
、回路設計者の希望に応して決定し、それを示すデータ
Ｄ４を作成すればよい。検査結果はシミュレーション結
果と共に出／’ＩＳ４としてシミュレータ１０より出力
される。第７図Ｆ、１）、 （ｂｌは検査結果の２例を
示す。ｔａｌにおいてＡは入力信号データ、Ｂは期待値
信号、Ｃば検査結果出力でこれが１のときＡ、Ｂ不一致
、０のとき一致である。本例ではＡ＝Ｏ，Ｂ＝１のとき
とＡ＝１．Ｂ＝Ｏで不一致とい・）結果がでている。こ
れは第４図の検査回路の場合に相当する。
検査結果Ｃは図示のように変化するから、所望タイミン
グでの値を知りたい場合は第４図のようにＤ型フリップ
フロップＦＦＩを設けてこれＧこ該値を、観測タイミン
グクロックＣＬＩにより取込むとよい。第７図（ｂｌは
第５図（ａｌなどの場合に相当するもので、条件式は （Ｄ１＝ １ ）ｎ（Ｄ２＝ Ｏ）ｎ （Ｉ）３＝ ０
）Ｉ”１（Ｉ）４＝ １ ）である。この条件か成立す
るとき検査結果Ｅ＆よ１となる。特定タイミングの検査
結果Ｅを取出す、例えばＥ＝１になるはずのタイミング
における該Ｅを取出すには、第４図と同様にＤ型フリ・
ノブフロップを設りればよい。
グでの値を知りたい場合は第４図のようにＤ型フリップ
フロップＦＦＩを設けてこれＧこ該値を、観測タイミン
グクロックＣＬＩにより取込むとよい。第７図（ｂｌは
第５図（ａｌなどの場合に相当するもので、条件式は （Ｄ１＝ １ ）ｎ（Ｄ２＝ Ｏ）ｎ （Ｉ）３＝ ０
）Ｉ”１（Ｉ）４＝ １ ）である。この条件か成立す
るとき検査結果Ｅ＆よ１となる。特定タイミングの検査
結果Ｅを取出す、例えばＥ＝１になるはずのタイミング
における該Ｅを取出すには、第４図と同様にＤ型フリ・
ノブフロップを設りればよい。
発明の詳細
な説明したことから明らかなように本発明のシミュレー
ション方式では従来のシミュレータそのものの構成を全
く変えることなく、入力データに試験回路データ及び出
力期待値を加えることにより試験結果も得ることができ
、該試験回路データを］二人することにより、シミ、プ
ーレーション対象回路の任意の部分に設計者の意図した
通りの出力が得られているか、所定条件が成立している
期間１どこか等を容易にチェックでき、回路の検ｉ＋Ｅ
Ｌこ必要な時間を大幅に短縮することかできる。また
検査結果がシミュレーション結果と同時に得られ、これ
らを区別することなく扱うことができるので、結果を表
示するなどの処理も簡単化することができる。更に特定
の夕仁ミングにおける出力状態を検査するなどの処理も
、観測タイミング信号で簡単に実行できる。
ション方式では従来のシミュレータそのものの構成を全
く変えることなく、入力データに試験回路データ及び出
力期待値を加えることにより試験結果も得ることができ
、該試験回路データを］二人することにより、シミ、プ
ーレーション対象回路の任意の部分に設計者の意図した
通りの出力が得られているか、所定条件が成立している
期間１どこか等を容易にチェックでき、回路の検ｉ＋Ｅ
Ｌこ必要な時間を大幅に短縮することかできる。また
検査結果がシミュレーション結果と同時に得られ、これ
らを区別することなく扱うことができるので、結果を表
示するなどの処理も簡単化することができる。更に特定
の夕仁ミングにおける出力状態を検査するなどの処理も
、観測タイミング信号で簡単に実行できる。
第１図は従来のシミュレーション方式を説明するブロッ
ク図、第２図は論理回路の一例を示す図、第３図は本発
明の実施例を示すプロ・ツク図、第４−図〜第６図は検
査回路の数例を示す図、第７図は動作説明用の信号波形
図である。 図面で、１０は論理シミュレータ、Ｄ５はシミュレーシ
ョン対象回路と検査回路の合成回路デー外Ｄ２はシミュ
レーション対象回路の人力信号データ、Ｓ２はシミュレ
ーション結果の期待値信号、Ｓ４はシミュレーション結
果と検査結果の両出力データである。 第１図 第２図 第３図 第４図 第５図
ク図、第２図は論理回路の一例を示す図、第３図は本発
明の実施例を示すプロ・ツク図、第４−図〜第６図は検
査回路の数例を示す図、第７図は動作説明用の信号波形
図である。 図面で、１０は論理シミュレータ、Ｄ５はシミュレーシ
ョン対象回路と検査回路の合成回路デー外Ｄ２はシミュ
レーション対象回路の人力信号データ、Ｓ２はシミュレ
ーション結果の期待値信号、Ｓ４はシミュレーション結
果と検査結果の両出力データである。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 論理シミュレータを用いて論理回路の動作を検証する論
理シミュレーション方式において、該論理シミュレータ
に、シミュレーション対象回路と該回路の任意所望部分
の信号状態を検査する検査回路との合成回路データを入
力し、また該シミュレーション対象回路の入力信号デー
タとシミュレーション結果の期待値信号を入力して、シ
ミュレーション結果と検査結果の両川力データを生じさ
せることを特徴とする論理シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232530A JPS60124745A (ja) | 1983-12-09 | 1983-12-09 | 論理シミュレ−ション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232530A JPS60124745A (ja) | 1983-12-09 | 1983-12-09 | 論理シミュレ−ション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124745A true JPS60124745A (ja) | 1985-07-03 |
Family
ID=16940778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232530A Pending JPS60124745A (ja) | 1983-12-09 | 1983-12-09 | 論理シミュレ−ション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105893680A (zh) * | 2016-04-01 | 2016-08-24 | 国网北京市电力公司 | 数据处理的方法和装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439544A (en) * | 1977-07-11 | 1979-03-27 | Fujitsu Ltd | Test method |
| JPS5479569A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Intergrated circuit |
| JPS5532176A (en) * | 1978-08-28 | 1980-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Logic comparing apparatus |
-
1983
- 1983-12-09 JP JP58232530A patent/JPS60124745A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439544A (en) * | 1977-07-11 | 1979-03-27 | Fujitsu Ltd | Test method |
| JPS5479569A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Intergrated circuit |
| JPS5532176A (en) * | 1978-08-28 | 1980-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Logic comparing apparatus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105893680A (zh) * | 2016-04-01 | 2016-08-24 | 国网北京市电力公司 | 数据处理的方法和装置 |
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