JPH0715496B2 - 論理回路検証方法 - Google Patents
論理回路検証方法Info
- Publication number
- JPH0715496B2 JPH0715496B2 JP63171255A JP17125588A JPH0715496B2 JP H0715496 B2 JPH0715496 B2 JP H0715496B2 JP 63171255 A JP63171255 A JP 63171255A JP 17125588 A JP17125588 A JP 17125588A JP H0715496 B2 JPH0715496 B2 JP H0715496B2
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- JP
- Japan
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- logic
- logic circuit
- input
- under test
- output value
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、論理回路の動作を記述した動作シンボルを用
いることによって、論理回路の検証と、論理設計誤りの
検出を容易に行う論理回路検証方法に関するものであ
る。
いることによって、論理回路の検証と、論理設計誤りの
検出を容易に行う論理回路検証方法に関するものであ
る。
従来の技術 近年、論理回路検証は、入力テストパタンに対する被テ
スト論理回路の出力値と出力期待値を比較するという方
法で行なわれており、入力テストバタンに対する被テス
ト論理回路の出力期待値は、設計者が入力テストパタン
を登録したと同様の方法であらかじめ登録するか、ある
いは入力テストパタンを期待値発生器に入力しあらかじ
め出力期待値を準備しておくかしなくてはならない。
スト論理回路の出力値と出力期待値を比較するという方
法で行なわれており、入力テストバタンに対する被テス
ト論理回路の出力期待値は、設計者が入力テストパタン
を登録したと同様の方法であらかじめ登録するか、ある
いは入力テストパタンを期待値発生器に入力しあらかじ
め出力期待値を準備しておくかしなくてはならない。
［元岡 達編;VLSIコンピューター1318（1984）］。こ
の比較の結果、不一致の場合、論理設計誤りの検出方法
は、設計者が論理シミュレーション結果の出力タイムチ
ャートあるいは被テスト論理回路の真理値テーブルを用
いて、誤りの伝搬された出力ピンとその時刻から誤り箇
所の検出を行うという方法で行なわれている。
の比較の結果、不一致の場合、論理設計誤りの検出方法
は、設計者が論理シミュレーション結果の出力タイムチ
ャートあるいは被テスト論理回路の真理値テーブルを用
いて、誤りの伝搬された出力ピンとその時刻から誤り箇
所の検出を行うという方法で行なわれている。
発明が解決しようとする課題 しかしながら上記のような方式では、被テスト論理回路
の論理シミュレーションの実行と、期待値比較処理の実
行とが同時に行われないので、作業の手間が多くなり、
かつ設計者が円滑にデバッグ作業を行えないという問題
点を有している。また、上記のような方式では設計者は
入力テストパタンに対する出力期待値を考え、それを正
確に登録するか、あるいは入力テストパタンを期待値発
生器に入力あらかじめ出力期待値を得ておくかしなくて
はならないので、多くの時間が費やされ、かつ、期待値
の記述ミスや期待値作成作業ミスの発生の可能性も多く
存在するという問題点を有している。
の論理シミュレーションの実行と、期待値比較処理の実
行とが同時に行われないので、作業の手間が多くなり、
かつ設計者が円滑にデバッグ作業を行えないという問題
点を有している。また、上記のような方式では設計者は
入力テストパタンに対する出力期待値を考え、それを正
確に登録するか、あるいは入力テストパタンを期待値発
生器に入力あらかじめ出力期待値を得ておくかしなくて
はならないので、多くの時間が費やされ、かつ、期待値
の記述ミスや期待値作成作業ミスの発生の可能性も多く
存在するという問題点を有している。
また、上記のような方式では論理誤りが存在した場合、
検証作業者は出力状態と、不一致の発生した時刻のみに
よってその原因となっている箇所を特定しなくてはなら
ないので、入力テストデータの意味と、それによって回
路内部でどのような状態の変化が発生すべきかを十分に
把握した作業者でなくては論理設計誤りの発見は困難で
あるという問題点を有していた。
検証作業者は出力状態と、不一致の発生した時刻のみに
よってその原因となっている箇所を特定しなくてはなら
ないので、入力テストデータの意味と、それによって回
路内部でどのような状態の変化が発生すべきかを十分に
把握した作業者でなくては論理設計誤りの発見は困難で
あるという問題点を有していた。
本発明は、上記問題点に鑑み、論理回路に対する任意の
入力テストパタンに対し、その出力期待値を自動生成し
該出力期待値と被テスト論理回路の出力値との比較を行
ない、相違が生じた場合、その時刻にいたる内部状態の
変化の履歴をメッセージングする論理回路検証方式を提
供するものである。
入力テストパタンに対し、その出力期待値を自動生成し
該出力期待値と被テスト論理回路の出力値との比較を行
ない、相違が生じた場合、その時刻にいたる内部状態の
変化の履歴をメッセージングする論理回路検証方式を提
供するものである。
課題を解決するための手段 上記問題点を解決するために本発明の論理回路検証方式
は、被テスト論理回路（詳細論理回路）と、入力テスト
パタンに対する被テスト論理回路の出力期待値を算出し
前記出力期待値と被テスト論理回路の出力値との検証結
果を出力し、また出力期待値算出のために実行されたス
テートメントの履歴を出力する論理検証支援シンボルと
を、同一回路上に配置し、入力テストパタンを前記被テ
スト論理回路と前記論理検証支援シンボルとに同時に入
力し、前記被テスト論理回路の出力を前記論理検証支援
シンボルに入力するように接続された回路図を、論理シ
ミュレーターの入力回路図面とし、論理検証を行うとい
うものである。
は、被テスト論理回路（詳細論理回路）と、入力テスト
パタンに対する被テスト論理回路の出力期待値を算出し
前記出力期待値と被テスト論理回路の出力値との検証結
果を出力し、また出力期待値算出のために実行されたス
テートメントの履歴を出力する論理検証支援シンボルと
を、同一回路上に配置し、入力テストパタンを前記被テ
スト論理回路と前記論理検証支援シンボルとに同時に入
力し、前記被テスト論理回路の出力を前記論理検証支援
シンボルに入力するように接続された回路図を、論理シ
ミュレーターの入力回路図面とし、論理検証を行うとい
うものである。
作用 本発明は上記の構成によって、被テスト論理回路に対す
る入力テストパタンと同様の入力テストパタンと、被テ
スト論理回路の出力値とを上記論理検証支援シンボルに
入力することにより、上記入力テストパタンに対する出
力期待値を算出し、あわせて、被テスト論理回路の出力
値と該出力期待値との比較を行い、比較結果のタイムチ
ャートと真理値テーブルを出力するものである。また、
出力期待値の算出と同時に、出力期待値の算出のために
発生した演算処理の履歴（高級言語による動作記述にお
いて、入力テストデータに対し実行されたステートメン
トの履歴）を記憶し、被テスト論理回路からの出力値
と、出力期待値に相違が生じた場合、その時刻までの上
記演算履歴をメッセージングする。それによって設計者
は、被テスト論理回路の動作の高級言語による記述と入
力テストパタンの登録だけを行うことによって、論理検
証を容易に行うことができる。また被テスト論理回路と
前記論理検証支援シンボルが、同一回路上に配置され、
論理シミュレーターの入力図面になっているために、被
テスト論理回路の論理シミュレーションの実行と同時に
設計誤りの検出のための支援情報を得ることができる。
る入力テストパタンと同様の入力テストパタンと、被テ
スト論理回路の出力値とを上記論理検証支援シンボルに
入力することにより、上記入力テストパタンに対する出
力期待値を算出し、あわせて、被テスト論理回路の出力
値と該出力期待値との比較を行い、比較結果のタイムチ
ャートと真理値テーブルを出力するものである。また、
出力期待値の算出と同時に、出力期待値の算出のために
発生した演算処理の履歴（高級言語による動作記述にお
いて、入力テストデータに対し実行されたステートメン
トの履歴）を記憶し、被テスト論理回路からの出力値
と、出力期待値に相違が生じた場合、その時刻までの上
記演算履歴をメッセージングする。それによって設計者
は、被テスト論理回路の動作の高級言語による記述と入
力テストパタンの登録だけを行うことによって、論理検
証を容易に行うことができる。また被テスト論理回路と
前記論理検証支援シンボルが、同一回路上に配置され、
論理シミュレーターの入力図面になっているために、被
テスト論理回路の論理シミュレーションの実行と同時に
設計誤りの検出のための支援情報を得ることができる。
実施例 以下、本発明の一実施例の論理回路検証方式について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は、本発明の一実施例における論理回路検証方式
を示すものである。第１図において11は被テスト論理回
路、12は上記被テスト論理回路に対する入力テストパタ
ンを登録する入力テストパタン登録部、13は論理検証の
結果をタイミングチャートと真理値テーブルによって表
示する論理検証結果表示部、14は入力テストパタンに対
する被テスト論理回路の出力期待値を算出し前記出力期
待値と被テスト論理回路の出力値との比較結果を出力
し、また出力期待値算出のために実行されたステートメ
ントの履歴を出力する論理検証支援シンボル、15は高級
言語による動作記述において、実行されたステートメン
トの履歴を表示する回路動作履歴表示部であり、論理検
証支援シンボル14の内部モジュールであるところの21は
高級言語による動作記述によって入力テストパタンに対
する被テスト論理回路の出力期待値を生成する期待値生
成モジュール、22は被テスト論理回路の出力期待値と出
力値とを比較する比較モジュール、23は高級言語による
動作記述において、入力テストデータに対し実行された
ステートメントの履歴を記憶する履歴記憶部、24は被テ
スト論理回路の出力期待値と出力値とが相違した場合、
前記履歴を出力する履歴出力モジュールである。以上の
ように構成された論理回路検証方式について第１図を用
いてその動作を説明する。
を示すものである。第１図において11は被テスト論理回
路、12は上記被テスト論理回路に対する入力テストパタ
ンを登録する入力テストパタン登録部、13は論理検証の
結果をタイミングチャートと真理値テーブルによって表
示する論理検証結果表示部、14は入力テストパタンに対
する被テスト論理回路の出力期待値を算出し前記出力期
待値と被テスト論理回路の出力値との比較結果を出力
し、また出力期待値算出のために実行されたステートメ
ントの履歴を出力する論理検証支援シンボル、15は高級
言語による動作記述において、実行されたステートメン
トの履歴を表示する回路動作履歴表示部であり、論理検
証支援シンボル14の内部モジュールであるところの21は
高級言語による動作記述によって入力テストパタンに対
する被テスト論理回路の出力期待値を生成する期待値生
成モジュール、22は被テスト論理回路の出力期待値と出
力値とを比較する比較モジュール、23は高級言語による
動作記述において、入力テストデータに対し実行された
ステートメントの履歴を記憶する履歴記憶部、24は被テ
スト論理回路の出力期待値と出力値とが相違した場合、
前記履歴を出力する履歴出力モジュールである。以上の
ように構成された論理回路検証方式について第１図を用
いてその動作を説明する。
入力テストパタン登録部12に設計者は任意の入力テスト
パタンを登録し、期待値生成モジュール21に被テスト論
理回路の動作を高級言語によって記述する。被テスト論
理回路11では入力テストパタン登録部12から送出される
テストパタンに対して論理シミュレーションが実行さ
れ、論理検証支援シンボル14に対しその出力結果を送出
する。論理検証支援シンボル14では入力テストパタン登
録部12から送出されるテストパタンに対し、出力期待値
を算出し、被テスト論理回路11から送出されたシミュレ
ーションの出力値との比較を行い、その結果を論理検証
結果表示部13に送出し、論理検証結果表示部13で表示さ
れる。また論理検証支援シンボル14では、テストデータ
に対する被テスト論理回路の出力期待値と被テスト論理
回路11からの出力値とが相違した場合、その時刻までの
動作の履歴（高級言語による動作記述において、入力テ
ストデータに対し実行されたステートメントの履歴）を
回路動作履歴表示部15に送出し、回路動作履歴表示部15
で表示する。例えば、動作の履歴とは、第２図に示すよ
うなリストである。TIME:50 C＝Ａ＊Ｂの行では、時刻5
0にＣ＝Ａ＊Ｂの演算が実行されたことを示している。
このように、回路動作履歴表示部15では、実行された演
算式の履歴や、内部状態の変化の履歴をその発生した時
刻とともに表示する。次に論理検証支援シンボル14の内
部の動作を詳しく説明する。入力テストパタン登録部12
に登録された入力テストデータは期待値生成モジュール
21に入力され、動作記述に基づく演算処理によって、被
テスト論理回路11からの出力期待値を算出すると同時
に、算出のために用いられた演算の履歴（高級言語によ
る動作記述において入力テストデータに対し実行された
ステートメントの履歴）を履歴記憶部23に履歴として送
出し、履歴記憶部23において記憶される。同時に出力期
待値（演算結果）は比較モジュール22に送出される。比
較モジュール22では期待値生成モジュール21から挿入さ
れた期待値とその時刻における被テスト論理回路11から
の出力値の比較処理が行なわれ、論理検証結果表示部13
にその結果を送出する。また比較モジュール22では比較
処理の結果、期待値と出力値が異なる場合、履歴出力モ
ジュール24に対しメッセージリクエスト信号を送出す
る。履歴出力モジュール24では比較モジュール22からの
メッセージリクエスト信号を受けた場合、履歴記憶部23
から過去の演算処理履歴を入力し回路動作履歴表示部15
に送出する。
パタンを登録し、期待値生成モジュール21に被テスト論
理回路の動作を高級言語によって記述する。被テスト論
理回路11では入力テストパタン登録部12から送出される
テストパタンに対して論理シミュレーションが実行さ
れ、論理検証支援シンボル14に対しその出力結果を送出
する。論理検証支援シンボル14では入力テストパタン登
録部12から送出されるテストパタンに対し、出力期待値
を算出し、被テスト論理回路11から送出されたシミュレ
ーションの出力値との比較を行い、その結果を論理検証
結果表示部13に送出し、論理検証結果表示部13で表示さ
れる。また論理検証支援シンボル14では、テストデータ
に対する被テスト論理回路の出力期待値と被テスト論理
回路11からの出力値とが相違した場合、その時刻までの
動作の履歴（高級言語による動作記述において、入力テ
ストデータに対し実行されたステートメントの履歴）を
回路動作履歴表示部15に送出し、回路動作履歴表示部15
で表示する。例えば、動作の履歴とは、第２図に示すよ
うなリストである。TIME:50 C＝Ａ＊Ｂの行では、時刻5
0にＣ＝Ａ＊Ｂの演算が実行されたことを示している。
このように、回路動作履歴表示部15では、実行された演
算式の履歴や、内部状態の変化の履歴をその発生した時
刻とともに表示する。次に論理検証支援シンボル14の内
部の動作を詳しく説明する。入力テストパタン登録部12
に登録された入力テストデータは期待値生成モジュール
21に入力され、動作記述に基づく演算処理によって、被
テスト論理回路11からの出力期待値を算出すると同時
に、算出のために用いられた演算の履歴（高級言語によ
る動作記述において入力テストデータに対し実行された
ステートメントの履歴）を履歴記憶部23に履歴として送
出し、履歴記憶部23において記憶される。同時に出力期
待値（演算結果）は比較モジュール22に送出される。比
較モジュール22では期待値生成モジュール21から挿入さ
れた期待値とその時刻における被テスト論理回路11から
の出力値の比較処理が行なわれ、論理検証結果表示部13
にその結果を送出する。また比較モジュール22では比較
処理の結果、期待値と出力値が異なる場合、履歴出力モ
ジュール24に対しメッセージリクエスト信号を送出す
る。履歴出力モジュール24では比較モジュール22からの
メッセージリクエスト信号を受けた場合、履歴記憶部23
から過去の演算処理履歴を入力し回路動作履歴表示部15
に送出する。
以上のように本実施例によれば、設計者はテストデータ
を入力することと、被テスト論理回路の動作を高級言語
によって記述することにより、被テスト論理回路の出力
値と出力期待値との比較結果と、該テストデータに対す
る回路の動作の履歴が、被テスト論理回路の論理シミュ
レーション実行と同時に得られるため論理検証作業が大
はばに簡素化される。
を入力することと、被テスト論理回路の動作を高級言語
によって記述することにより、被テスト論理回路の出力
値と出力期待値との比較結果と、該テストデータに対す
る回路の動作の履歴が、被テスト論理回路の論理シミュ
レーション実行と同時に得られるため論理検証作業が大
はばに簡素化される。
発明の効果 以上のように本発明は、被テスト論理回路（詳細論理回
路）と、入力テストパタンに対する被テスト論理回路の
出力期待値を算出し前記出力期待値と被テスト論理回路
の出力値との検証結果を出力し、また出力期待算出のた
めに実行されたステートメントの履歴を出力する論理検
証支援シンボルとを、同一回路上に配置し、入力テスト
パタンを前記被テスト論理回路と前記論理検証支援シン
ボルとに同時に入力し、前記被テスト論理回路の出力を
前記論理検証支援シンボルに入力するように接続された
回路図を、前記論理シミュレーターの入力回路図面とす
ることにより、該被テスト論理回路の論理検証に際し
て、任意のテストデータに対して、出力期待値を記述す
ることなしに、出力結果の正否が判定でき、また、上記
入力パタンに対する期待値生成モジュールの実行の履歴
を論理検証実行中に参照することができる。それによっ
て論理検証に費やされる作業が大はばに消減され、かつ
回路のデバッグ作業が容易に行なえるようになる。
路）と、入力テストパタンに対する被テスト論理回路の
出力期待値を算出し前記出力期待値と被テスト論理回路
の出力値との検証結果を出力し、また出力期待算出のた
めに実行されたステートメントの履歴を出力する論理検
証支援シンボルとを、同一回路上に配置し、入力テスト
パタンを前記被テスト論理回路と前記論理検証支援シン
ボルとに同時に入力し、前記被テスト論理回路の出力を
前記論理検証支援シンボルに入力するように接続された
回路図を、前記論理シミュレーターの入力回路図面とす
ることにより、該被テスト論理回路の論理検証に際し
て、任意のテストデータに対して、出力期待値を記述す
ることなしに、出力結果の正否が判定でき、また、上記
入力パタンに対する期待値生成モジュールの実行の履歴
を論理検証実行中に参照することができる。それによっ
て論理検証に費やされる作業が大はばに消減され、かつ
回路のデバッグ作業が容易に行なえるようになる。
第１図は、本発明の実施例における論理回路検証方法の
各ブロック間の構成図、第２図は、表示される履歴の一
例を示した図である。 11……被テスト論理回路、12……入力テストパタン登録
部、13……論理検証結果表示部、14……論理検証支援シ
ンボル、15……回路動作履歴表示部、21……期待値生成
モジュール、22……比較モジュール、23……演算履歴記
憶部、24……履歴出力モジュール。
各ブロック間の構成図、第２図は、表示される履歴の一
例を示した図である。 11……被テスト論理回路、12……入力テストパタン登録
部、13……論理検証結果表示部、14……論理検証支援シ
ンボル、15……回路動作履歴表示部、21……期待値生成
モジュール、22……比較モジュール、23……演算履歴記
憶部、24……履歴出力モジュール。
Claims (2)
- 【請求項１】論理シミュレータを備えた論理回路検証方
法において、被テスト論理回路（詳細論理回路）と、入
力テストパタンに対する被テスト論理回路の出力期待値
を算出し前記出力期待値と被テスト論理回路の出力値と
の検証結果を出力し、また出力期待値算出のために実行
されたステートメントの履歴を出力する論理検証支援シ
ンボルとを、同一回路上に配置し、入力テストパタンを
前記被テスト論理回路と前記論理検証支援シンボルとに
同時に入力し、前記被テスト論理回路の出力を前記論理
検証支援シンボルに入力するように接続された回路図
を、前記論理シミュレレータの入力回路図面とすること
を特徴とする論理回路検証方法。 - 【請求項２】前記論理検証支援シンボルは、被テスト論
理回路と等価な動作を高級言語によって記述した期待値
生成モジュールと、入力テストデータに対する前記期待
値生成モンジュールの出力値と被テスト論理回路の出力
値とを比較する比較モジュールと、前記期待値生成モジ
ュールが入力テストバタンに対して実行した演算履歴
（高級言語による動作記述において、入力テストデータ
に対し実行されたステートメントの履歴）を出力する履
歴出力モジュールとを有することを特徴とする、請求項
１記載の論理回路検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171255A JPH0715496B2 (ja) | 1988-07-08 | 1988-07-08 | 論理回路検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171255A JPH0715496B2 (ja) | 1988-07-08 | 1988-07-08 | 論理回路検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221279A JPH0221279A (ja) | 1990-01-24 |
| JPH0715496B2 true JPH0715496B2 (ja) | 1995-02-22 |
Family
ID=15919934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171255A Expired - Lifetime JPH0715496B2 (ja) | 1988-07-08 | 1988-07-08 | 論理回路検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715496B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256180A (ja) * | 1991-02-08 | 1992-09-10 | Hokuriku Nippon Denki Software Kk | 論理回路検証方式 |
-
1988
- 1988-07-08 JP JP63171255A patent/JPH0715496B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221279A (ja) | 1990-01-24 |
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