JP2572971B2 - フリップフロップ等価回路 - Google Patents
フリップフロップ等価回路Info
- Publication number
- JP2572971B2 JP2572971B2 JP61207846A JP20784686A JP2572971B2 JP 2572971 B2 JP2572971 B2 JP 2572971B2 JP 61207846 A JP61207846 A JP 61207846A JP 20784686 A JP20784686 A JP 20784686A JP 2572971 B2 JP2572971 B2 JP 2572971B2
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- Japan
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- output
- input
- terminal
- flip
- flop
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フリップフロップの等価回路に係り、特に
フリップフロップを含む論理回路の診断に好適なフリッ
プフロップ等価回路に関する。
フリップフロップを含む論理回路の診断に好適なフリッ
プフロップ等価回路に関する。
フリップフロップ（FF）は、通常、NAND,NOR等を組合
せ帰還ループを持たせることにより、入力ピンに与えら
れた論理値を保持する機能を持っている。従来、このよ
うなFFを含む論理回路を診断する場合、実際のFFそのま
ゝに帰還ループを用いて表現するか、FFにつながる論理
に応じて適当な等価回路を用いていた。しかしながら、
前者では帰還ループを有することによる診断の難しさに
対する考慮がなく、後者では論理に応じて等価回路を選
ばなくてはならない煩雑さに対する配慮がなされていな
い。
せ帰還ループを持たせることにより、入力ピンに与えら
れた論理値を保持する機能を持っている。従来、このよ
うなFFを含む論理回路を診断する場合、実際のFFそのま
ゝに帰還ループを用いて表現するか、FFにつながる論理
に応じて適当な等価回路を用いていた。しかしながら、
前者では帰還ループを有することによる診断の難しさに
対する考慮がなく、後者では論理に応じて等価回路を選
ばなくてはならない煩雑さに対する配慮がなされていな
い。
なお、FFを含む論理回路の診断に関しては、例えば19
85アイ・テー・シー・プロシーディングの第40頁から第
44頁（1985 ITC Proceeding pp40〜44）において論じ
られている。
85アイ・テー・シー・プロシーディングの第40頁から第
44頁（1985 ITC Proceeding pp40〜44）において論じ
られている。
上記従来技術において、FFがNAND又はNOR等を組合せ
帰還ループを持たせて作られているのに対応させて、診
断等価回路もこの物理的な構成に準じたものとする方法
は、回路内に帰還ループ経路を持っているため、テスト
パターン生成時にその経路に遅延素子を挿入するなどの
処理を行わなければならず、又、挿入位置によってはテ
ストパターン生成が困難になるなどの問題があった。こ
のためにテストパターン生成で試行錯誤を繰り返すこと
になり、テストパターン生成時間が大きくなる問題点も
あった。
帰還ループを持たせて作られているのに対応させて、診
断等価回路もこの物理的な構成に準じたものとする方法
は、回路内に帰還ループ経路を持っているため、テスト
パターン生成時にその経路に遅延素子を挿入するなどの
処理を行わなければならず、又、挿入位置によってはテ
ストパターン生成が困難になるなどの問題があった。こ
のためにテストパターン生成で試行錯誤を繰り返すこと
になり、テストパターン生成時間が大きくなる問題点も
あった。
又、FFに接続される回路に応じて等価回路を選ぶ方法
では、周辺論理の組合せを全て考慮し、等価回路をあら
かじめ作成しておく必要がある。又、それらの等価回路
を選ぶ完全なアルゴリズムが要求され、処理が難しく高
速性にも問題があった。
では、周辺論理の組合せを全て考慮し、等価回路をあら
かじめ作成しておく必要がある。又、それらの等価回路
を選ぶ完全なアルゴリズムが要求され、処理が難しく高
速性にも問題があった。
本発明の目的は、FFを帰還ループを持たないで、その
動作を完全に表現できるフリップフロップ等価回路を提
供することにある。
動作を完全に表現できるフリップフロップ等価回路を提
供することにある。
上記目的を達成するため、本発明は、 フリップフロップの機能と同一の機能を有する回路を
組合せ回路により構成したフリップフロップの等価回路
であり、フリップフロップの各入力端子と同一の各入力
端子と、フリップフロップの状態を示す状態入力用の仮
想端子と、フリップフロップの各出力端子と同一のＱ出
力端子及び出力端子を有し、フリップフロップの各入
力と状態入力と各出力であるＱ出力及び出力の関係を
示す真理値表における該各出力が不確定値とならない各
入出力関係に基づき、該入出力関係において一意に定ま
る入力のうち、入力値が真の入力はそのまま、入力値が
偽の入力は反転して入力するアンド回路を前記各入出力
関係に対応して設け、真理値表のＱ出力が真で出力が
偽の前記入出力関係に対応する前記アンド回路の出力を
前記Ｑ出力端子にはそのまま、前記出力端子にはイン
バータを介して出力し、真理値表のＱ出力が偽で出力
が真の前記入出力関係に対応する前記アンド回路の出力
は反転して、該反転した出力を前記Ｑ出力端子にはその
まま、前記出力端子にはインバータを介して出力し、
前記各アンド回路の出力がいずれも偽のとき、不確定値
出力素子の出力を前記Ｑ出力端子にはそのまま、前記
出力端子にはインバータを介して出力するよう構成した
ことを特徴としている。
組合せ回路により構成したフリップフロップの等価回路
であり、フリップフロップの各入力端子と同一の各入力
端子と、フリップフロップの状態を示す状態入力用の仮
想端子と、フリップフロップの各出力端子と同一のＱ出
力端子及び出力端子を有し、フリップフロップの各入
力と状態入力と各出力であるＱ出力及び出力の関係を
示す真理値表における該各出力が不確定値とならない各
入出力関係に基づき、該入出力関係において一意に定ま
る入力のうち、入力値が真の入力はそのまま、入力値が
偽の入力は反転して入力するアンド回路を前記各入出力
関係に対応して設け、真理値表のＱ出力が真で出力が
偽の前記入出力関係に対応する前記アンド回路の出力を
前記Ｑ出力端子にはそのまま、前記出力端子にはイン
バータを介して出力し、真理値表のＱ出力が偽で出力
が真の前記入出力関係に対応する前記アンド回路の出力
は反転して、該反転した出力を前記Ｑ出力端子にはその
まま、前記出力端子にはインバータを介して出力し、
前記各アンド回路の出力がいずれも偽のとき、不確定値
出力素子の出力を前記Ｑ出力端子にはそのまま、前記
出力端子にはインバータを介して出力するよう構成した
ことを特徴としている。
まず、FFが最初どいうい状態にあったかを踏まえて、
その後にFFの各入力端子（S,R,CK,D等）にある論理値が
印加された時にFFの出力端子にどのような論理値が出力
されるを表にまとめる（状態遷移真理値表の作成）。
その後にFFの各入力端子（S,R,CK,D等）にある論理値が
印加された時にFFの出力端子にどのような論理値が出力
されるを表にまとめる（状態遷移真理値表の作成）。
次に、初期設定論理値（最初の状態）を仮想の端子
（SIとする）に与え、そのピンを含んだ各入力端子の真
理値表を作成する。このとき実際の物理的な入出力応答
にあわせて、どのような真理値も自由に作成できる。す
なわち、フリップフロップは入力端子の状態とフリップ
フロップ自体の状態により出力値が確定する。そこで、
フリップフロップ自体の状態を初期設定論理値として仮
想SI端子（入力端子の１つとなる）に与えれば、各入力
端子への入力値が決まればフリップフロップの出力値は
一意的に決まる。つまり、仮想SI端子は、フリップフロ
ップ自体の状態をその入力値としているため、帰還ルー
プによるフリップフロップの動作をループを持たない組
合せ回路で表現するために役立つ。出力期待値は“1",
“0"“Ｘ（不確定）”の３種が考えられるが、診断DAシ
ステムで取り扱える論理値の数に合わせてもっと多くし
てもよい。
（SIとする）に与え、そのピンを含んだ各入力端子の真
理値表を作成する。このとき実際の物理的な入出力応答
にあわせて、どのような真理値も自由に作成できる。す
なわち、フリップフロップは入力端子の状態とフリップ
フロップ自体の状態により出力値が確定する。そこで、
フリップフロップ自体の状態を初期設定論理値として仮
想SI端子（入力端子の１つとなる）に与えれば、各入力
端子への入力値が決まればフリップフロップの出力値は
一意的に決まる。つまり、仮想SI端子は、フリップフロ
ップ自体の状態をその入力値としているため、帰還ルー
プによるフリップフロップの動作をループを持たない組
合せ回路で表現するために役立つ。出力期待値は“1",
“0"“Ｘ（不確定）”の３種が考えられるが、診断DAシ
ステムで取り扱える論理値の数に合わせてもっと多くし
てもよい。
真理値表から組合せ回路のみを用いた等価回路を得る
には次のようにする。まず正出力Ｑがハイ（“1"）とな
る入力パターンについて、入力ピン（S,R,CK,D,SI他）
のハイ、ローに合せて入力ピンから正相、逆相（インバ
ータを一段入れる）を取り出し、それらをAND素子の入
力とする。同様に正出力がロー（“0"）となる入力パタ
ーンについても同様に行い、AND素子の入力に加える。
真理値表ではこれら以外のパターンが入力された出力値
は不確定と考えてよいから、上記２つのAND素子の出力
をORして、その出力値が“1"でないとき、つまり出力期
待値がハイでもローでもないとき、不確定を与える素子
（Ｘ出力素子）から不確定値Ｘが出力されるようにす
る。
には次のようにする。まず正出力Ｑがハイ（“1"）とな
る入力パターンについて、入力ピン（S,R,CK,D,SI他）
のハイ、ローに合せて入力ピンから正相、逆相（インバ
ータを一段入れる）を取り出し、それらをAND素子の入
力とする。同様に正出力がロー（“0"）となる入力パタ
ーンについても同様に行い、AND素子の入力に加える。
真理値表ではこれら以外のパターンが入力された出力値
は不確定と考えてよいから、上記２つのAND素子の出力
をORして、その出力値が“1"でないとき、つまり出力期
待値がハイでもローでもないとき、不確定を与える素子
（Ｘ出力素子）から不確定値Ｘが出力されるようにす
る。
これらの手順により、FFの動作表現（つまり、順序性
動作を仮想SI端子によって表現したことゝ、真理値表に
ない入力パターンに対する出力応答を不確定値“X"によ
って表現すること）を組合せ回路で完全に表現できる。
動作を仮想SI端子によって表現したことゝ、真理値表に
ない入力パターンに対する出力応答を不確定値“X"によ
って表現すること）を組合せ回路で完全に表現できる。
以下、本発明の一実施例について図面により詳細に説
明する。
明する。
第１図は本発明によるFF等価回路のシンボル図であ
り、SIは仮想端子、Ｓはセット端子、Ｒはリセット端
子、CKはクロック端子、Ｄはデータ端子、Ｑは出力端
子、は反転出力端子を示す。
り、SIは仮想端子、Ｓはセット端子、Ｒはリセット端
子、CKはクロック端子、Ｄはデータ端子、Ｑは出力端
子、は反転出力端子を示す。
第１図のFF等価回路に対して、第２図のような真理値
表が考えられる。第２図において、SIにＨ（ハイ）、Ｌ
（ロー）とあるときは、FFには以前“1",“0"が与えら
ていたことを表わしている。φは任意を示す。この真理
表でわかることは、No.1〜No.10で示される入力パター
ン以外では出力の値は不確定値Ｘとなることである。
表が考えられる。第２図において、SIにＨ（ハイ）、Ｌ
（ロー）とあるときは、FFには以前“1",“0"が与えら
ていたことを表わしている。φは任意を示す。この真理
表でわかることは、No.1〜No.10で示される入力パター
ン以外では出力の値は不確定値Ｘとなることである。
第２図の真理値表から作成したFF等価回路の具体的構
成例を第３図に示す。この第３図において、１〜５は入
力ゲートであり、入力ゲート１の入力端子は仮想端子で
あり、入力ゲート２の入力端子はセット端子であり、入
力ゲート３の入力端子はリセット端子であり、入力ゲー
ト４の入力端子はクロック端子であり、入力ゲート５の
入力端子はデータ端子である。６〜10はインバータ、11
〜20はアンドゲート、21〜23はオアゲート、24はアンド
ゲート、25はノアゲート、26はオアゲート、27は不確定
出力素子、28は出力ゲート、29はインバータ、Ｑ、は
出力端子である。
成例を第３図に示す。この第３図において、１〜５は入
力ゲートであり、入力ゲート１の入力端子は仮想端子で
あり、入力ゲート２の入力端子はセット端子であり、入
力ゲート３の入力端子はリセット端子であり、入力ゲー
ト４の入力端子はクロック端子であり、入力ゲート５の
入力端子はデータ端子である。６〜10はインバータ、11
〜20はアンドゲート、21〜23はオアゲート、24はアンド
ゲート、25はノアゲート、26はオアゲート、27は不確定
出力素子、28は出力ゲート、29はインバータ、Ｑ、は
出力端子である。
上記仮想端子は本FF等価回路に設けたものであり、通
常使用されているフリップフロップ回路には設けられて
いないものである。
常使用されているフリップフロップ回路には設けられて
いないものである。
例えば第２図の真理値表のNo.1のパターンは、ＳがH,
RがL,CKがL,SIとＤはφだから、ＱがＨとなる条件とし
てＳとと▲▼のAND回路を構成すればよい。第３
図中のアンドゲート11はこれに対応する。同様に、Ｑが
Ｈに対応するNo.3,No.5,No.7,No.9に対してはアンドゲ
ート12,13,14,15を構成する。同様に、ＱがＬに対応す
るNo.2,No.4,No.6,No.8,No.10に対してはアンドゲート1
6〜20を構成する。これ以外の入力パターンはＸとなる
ように不確定値出力素子27を挿入する。確定した出力の
“1"、“0"は回路の動作周期において連続してその値を
出力するが、不確定値出力は回路の動作周期において安
定せず、“1"と“0"を交互に繰返し出力する。そのた
め、不確定値出力素子は回路の動作周期より短い周期で
“1"と“0"を交互に繰返し出力する素子であればよく、
例えば、リングオシレータを用いればよい。上記仮想端
子へ入力される入力値は、FF等価回路を用いる利用者が
FF等価回路の直前の値として設定した値であり、利用者
が仮想端子へ入力する。このようにしているため、FF等
価回路に帰還ループを設けなくてもすむ。
RがL,CKがL,SIとＤはφだから、ＱがＨとなる条件とし
てＳとと▲▼のAND回路を構成すればよい。第３
図中のアンドゲート11はこれに対応する。同様に、Ｑが
Ｈに対応するNo.3,No.5,No.7,No.9に対してはアンドゲ
ート12,13,14,15を構成する。同様に、ＱがＬに対応す
るNo.2,No.4,No.6,No.8,No.10に対してはアンドゲート1
6〜20を構成する。これ以外の入力パターンはＸとなる
ように不確定値出力素子27を挿入する。確定した出力の
“1"、“0"は回路の動作周期において連続してその値を
出力するが、不確定値出力は回路の動作周期において安
定せず、“1"と“0"を交互に繰返し出力する。そのた
め、不確定値出力素子は回路の動作周期より短い周期で
“1"と“0"を交互に繰返し出力する素子であればよく、
例えば、リングオシレータを用いればよい。上記仮想端
子へ入力される入力値は、FF等価回路を用いる利用者が
FF等価回路の直前の値として設定した値であり、利用者
が仮想端子へ入力する。このようにしているため、FF等
価回路に帰還ループを設けなくてもすむ。
本発明のFF等価回路の適用例として、回路分割診断方
式における等価回路が考えられる。回路分割診断方式で
は、第４図（ａ）に示されるようなFF101と組合せ回路1
02からなる全体回路100を、FF又は全体回路のエッジか
らなる第４図（ｂ）に示すような分割回路200にわけ
て、診断データの作成を行う。なお、103は入力端子、1
04は出力端子である。この診断方式は、全体回路に対す
るデータ作成より、分割回路毎に診断データを作成し、
後で合成する方が故障検出率、計算機処理時間共に有利
であることにもとづいている。特に、処理時間の優位性
が注目されており、パターン生成も故障シミュレーショ
ンも、対象が組合せ回路であれば演算が単純化されるた
め、高速化が期待できる。本発明のFF等価回路はこれを
満足する。
式における等価回路が考えられる。回路分割診断方式で
は、第４図（ａ）に示されるようなFF101と組合せ回路1
02からなる全体回路100を、FF又は全体回路のエッジか
らなる第４図（ｂ）に示すような分割回路200にわけ
て、診断データの作成を行う。なお、103は入力端子、1
04は出力端子である。この診断方式は、全体回路に対す
るデータ作成より、分割回路毎に診断データを作成し、
後で合成する方が故障検出率、計算機処理時間共に有利
であることにもとづいている。特に、処理時間の優位性
が注目されており、パターン生成も故障シミュレーショ
ンも、対象が組合せ回路であれば演算が単純化されるた
め、高速化が期待できる。本発明のFF等価回路はこれを
満足する。
以上の説明から明らかな如く、本発明によれば、順序
回路の一種であるFF回路の動作を組合せ回路で完全に表
現できるため、FF回路を含む大規模論理回路等を診断す
る際、テストパターン生成時及び故障シミュレーション
等を高速に行うことができる。
回路の一種であるFF回路の動作を組合せ回路で完全に表
現できるため、FF回路を含む大規模論理回路等を診断す
る際、テストパターン生成時及び故障シミュレーション
等を高速に行うことができる。
第１図は本発明のFF等価回路のシンボル図、第２図は第
１図のFF等価回路の真理値表の一例を示す図、第３図は
本発明のFF等価回路の具体的構成例を示す図、第４図は
回路分割診断方式を説明する図である。 SI……仮想端子、Ｓ……セット端子、 Ｒ……リセット端子、CK……クロック端子、 Ｄ……データ端子、Ｑ……出力端子、 ……出力反転端子、27……不確定値出力素子。
１図のFF等価回路の真理値表の一例を示す図、第３図は
本発明のFF等価回路の具体的構成例を示す図、第４図は
回路分割診断方式を説明する図である。 SI……仮想端子、Ｓ……セット端子、 Ｒ……リセット端子、CK……クロック端子、 Ｄ……データ端子、Ｑ……出力端子、 ……出力反転端子、27……不確定値出力素子。
Claims (1)
- 【請求項１】フリップフロップの機能と同一の機能を有
する回路を組合せ回路により構成したフリップフロップ
の等価回路であって、 フリップフロップの各入力端子と同一の各入力端子と、
フリップフロップの状態を示す状態入力用の仮想端子
と、フリップフロップの各出力端子と同一のＱ出力端子
及び出力端子を有し、 フリップフロップの各入力と状態入力と各出力であるＱ
出力及び出力の関係を示す真理値表における該各出力
が不確定値とならない各入出力関係に基づき、該入出力
関係において一意に定まる入力のうち、入力値が真の入
力はそのまま、入力値が偽の入力は反転して入力するア
ンド回路を前記各入出力関係に対応して設け、 真理値表のＱ出力が真で出力が偽の前記入出力関係に
対応する前記アンド回路の出力を前記Ｑ出力端子にはそ
のまま、前記出力端子にはインバータを介して出力
し、 真理値表のＱ出力が偽で出力が真の前記入出力関係に
対応する前記アンド回路の出力は反転して、該反転した
出力を前記Ｑ出力端子にはそのまま、前記出力端子に
はインバータを介して出力し、 前記各アンド回路の出力がいずれも偽のとき、不確定値
出力素子の出力を前記Ｑ出力端子にはそのまま、前記
出力端子にはインバータを介して出力するよう構成した
ことを特徴とするフリップフロップの等価回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207846A JP2572971B2 (ja) | 1986-09-05 | 1986-09-05 | フリップフロップ等価回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207846A JP2572971B2 (ja) | 1986-09-05 | 1986-09-05 | フリップフロップ等価回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6363981A JPS6363981A (ja) | 1988-03-22 |
| JP2572971B2 true JP2572971B2 (ja) | 1997-01-16 |
Family
ID=16546494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207846A Expired - Lifetime JP2572971B2 (ja) | 1986-09-05 | 1986-09-05 | フリップフロップ等価回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572971B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625355B2 (ja) * | 1993-09-09 | 1997-07-02 | 日本電気株式会社 | 順序回路の論理検証方法 |
-
1986
- 1986-09-05 JP JP61207846A patent/JP2572971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363981A (ja) | 1988-03-22 |
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