JPS58115835A - 半導体装置の埋込配線形成方法 - Google Patents
半導体装置の埋込配線形成方法Info
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- JPS58115835A JPS58115835A JP21120281A JP21120281A JPS58115835A JP S58115835 A JPS58115835 A JP S58115835A JP 21120281 A JP21120281 A JP 21120281A JP 21120281 A JP21120281 A JP 21120281A JP S58115835 A JPS58115835 A JP S58115835A
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- wiring
- parts
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- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の埋込配線形成方法に係り、特に埋
込配線やスルーホール等を簡単に形成する方法に関する
。
込配線やスルーホール等を簡単に形成する方法に関する
。
（２）技術の背景
半導体装置の電極配線の形成方法としては、従来電極用
の窓開けを行った後に電極金属等を全面に蒸着又はスパ
ッタ等し、フォトエツチングで電極パターンを形成し、
その後５００〜６００℃で合金化し、更に内部配線用金
属パターンを形成しているが、多くの工程とパターニン
グを必要とする。
の窓開けを行った後に電極金属等を全面に蒸着又はスパ
ッタ等し、フォトエツチングで電極パターンを形成し、
その後５００〜６００℃で合金化し、更に内部配線用金
属パターンを形成しているが、多くの工程とパターニン
グを必要とする。
このため、少い工程で簡単に埋込配線や電極配線等の行
なえる配線形成方法が要望されている。
なえる配線形成方法が要望されている。
（３）従来技術と問題点
第１図は従来の半導体装置の電極配線の形成方法を示す
側断面図であり、同図に於て半導体装置の最終工程で第
１図Ａに示すように電極用窓開け２を行う。即ち１はシ
リコン等の基板であり、該基板上には５ｉ０２等の酸化
膜３があり、該酸化膜３上には酸化膜３の窓開けに使用
されたフォトレジストｌｌＩ４が形成され：ている。こ
のフォトレジスト膜４を除去し、第１図Ｂの如く、例え
ばアルミニウム（ＡＩ）等の電極金属５を蒸着又はスパ
ッタ等で形成する。次に該電極金属５上にレジスト膜６
を第１図Ｃに示す様に塗布し、第１図りの如くパターニ
ングマスクの位置合せを行って、フォトレジストの露光
現像を行って感光フォトレジスト７を残し、エツチング
後レジスト処理を行って電極配線８を完成する。
側断面図であり、同図に於て半導体装置の最終工程で第
１図Ａに示すように電極用窓開け２を行う。即ち１はシ
リコン等の基板であり、該基板上には５ｉ０２等の酸化
膜３があり、該酸化膜３上には酸化膜３の窓開けに使用
されたフォトレジストｌｌＩ４が形成され：ている。こ
のフォトレジスト膜４を除去し、第１図Ｂの如く、例え
ばアルミニウム（ＡＩ）等の電極金属５を蒸着又はスパ
ッタ等で形成する。次に該電極金属５上にレジスト膜６
を第１図Ｃに示す様に塗布し、第１図りの如くパターニ
ングマスクの位置合せを行って、フォトレジストの露光
現像を行って感光フォトレジスト７を残し、エツチング
後レジスト処理を行って電極配線８を完成する。
上述の如き工程では、電極金属５のパターニングを必要
とするばかりか、電極配線の表面に酸化膜の厚薄による
段を生じ内部断線の可能性があり、信頼性が悪い欠点を
有する。
とするばかりか、電極配線の表面に酸化膜の厚薄による
段を生じ内部断線の可能性があり、信頼性が悪い欠点を
有する。
（４）発明の目的
本発明は上記従来の欠点に鑑み、埋込配線或いはスルー
ホールを得る為、配線金属をレーザビーム等の熱線で融
解させて少い工程で埋込配線を形成することを目的とす
るものである。
ホールを得る為、配線金属をレーザビーム等の熱線で融
解させて少い工程で埋込配線を形成することを目的とす
るものである。
（５）発明の構成
そして、この目的は本発明によれば半導体装置の埋込配
線或いはスルーホールすべき部分の熱伝導度又は濡れを
他の絶縁材部分より良好にし、上記埋込配線或いはスル
ーホールすべき部分と絶縁材部分にオーバラップしてア
ルミニウム等の金属配線材を被覆し、該被覆金属配線材
の埋込配線部分或いはスルーホール部分を電子ビーム等
のエネルギー線により融解させて埋込配線又はスルーホ
ールすべき部分に導電性部分を形成する半導体装置の埋
込配線形成方法を提供することで達成される。
線或いはスルーホールすべき部分の熱伝導度又は濡れを
他の絶縁材部分より良好にし、上記埋込配線或いはスル
ーホールすべき部分と絶縁材部分にオーバラップしてア
ルミニウム等の金属配線材を被覆し、該被覆金属配線材
の埋込配線部分或いはスルーホール部分を電子ビーム等
のエネルギー線により融解させて埋込配線又はスルーホ
ールすべき部分に導電性部分を形成する半導体装置の埋
込配線形成方法を提供することで達成される。
（６）発明の実施例
以下、本発明の実施例を図面によって詳述する。
第２図は本発明の半導体装置の埋込配線形成方法の一実
施例を示すものであり、基板１には図示されていないが
ソース、ドレイン等が形成され半導体装置の最終製造工
程で第２図Ａに示すように５ｔＯ２等の１μｍ厚程度の
酸化膜３に配線を行うべき部分に凹部９を形成し、凹部
９の底部の厚みｄを１０００人程度０し、ＡＩ等の電極
金属５を蒸着、又はスパッタ等で１μｍ厚に蒸着する。
施例を示すものであり、基板１には図示されていないが
ソース、ドレイン等が形成され半導体装置の最終製造工
程で第２図Ａに示すように５ｔＯ２等の１μｍ厚程度の
酸化膜３に配線を行うべき部分に凹部９を形成し、凹部
９の底部の厚みｄを１０００人程度０し、ＡＩ等の電極
金属５を蒸着、又はスパッタ等で１μｍ厚に蒸着する。
次に第２図Ｂに示す様に酸化膜３に形成した凹部９の容
積と等しくなるような電極金属５のパターニングを行う
。
積と等しくなるような電極金属５のパターニングを行う
。
即ち凹部に沿って酸化膜３の表面にオーバラップ部分５
ａを残すようにする。勿論、このようなパターニングを
第１図Ａの工程を経ることなく行ってしまってもよい。
ａを残すようにする。勿論、このようなパターニングを
第１図Ａの工程を経ることなく行ってしまってもよい。
この状態でエネルギー線である電子ビーム等の熱線１０
を電極金属部分に照射すると、電極金属５は融解されて
オーバラップ部分５ａの電極金属５は凹部９内に流れ込
む。この際凹部９の底面９ａはシリコン等の基板１と１
０００人の酸化膜３を介して接しているだけであるから
熱伝導度はオーバラップ部分５ａに比べて大きいために
凹部内が先に凝固状態となり、オーバラップ部分５ａが
次に凝固されて凹部９内に第２図りに示す様に電極金属
５が充填されて埋込配線部分５ｂが形成される。
を電極金属部分に照射すると、電極金属５は融解されて
オーバラップ部分５ａの電極金属５は凹部９内に流れ込
む。この際凹部９の底面９ａはシリコン等の基板１と１
０００人の酸化膜３を介して接しているだけであるから
熱伝導度はオーバラップ部分５ａに比べて大きいために
凹部内が先に凝固状態となり、オーバラップ部分５ａが
次に凝固されて凹部９内に第２図りに示す様に電極金属
５が充填されて埋込配線部分５ｂが形成される。
第２図Ｂ′は本発明の他の工程を説明するもので照射す
る熱線１０がレーザビーム等の場合は電極金属５の表面
にポリシリコン又はアモルファスシリコン１１等を薄く
被着して置くことで融解したい電極金属５．５ａ部分を
より早くメルトすることが出来る。
る熱線１０がレーザビーム等の場合は電極金属５の表面
にポリシリコン又はアモルファスシリコン１１等を薄く
被着して置くことで融解したい電極金属５．５ａ部分を
より早くメルトすることが出来る。
上記の場合は電極金属５．５８部分にポリシリコン又は
アモルファスシリコン１１を被着しレーザビームを該ポ
リシリコン又はアモルファスシリコンｌｌ上より直接照
射した。これらポリシリコン又はアモルファスシリコン
を被着しても、あるいはしなくてもよいがキャンプとし
てＰＳＧ膜１２を１μｍｇ程度に成長させてレーザビー
ム１０を照射すると電極金属５，５ａは凹部５内に流れ
込み、第１図Ｃに示す様に酸化１１３上のオーバラップ
部分５ａは空洞部１２ａとなって残る。
アモルファスシリコン１１を被着しレーザビームを該ポ
リシリコン又はアモルファスシリコンｌｌ上より直接照
射した。これらポリシリコン又はアモルファスシリコン
を被着しても、あるいはしなくてもよいがキャンプとし
てＰＳＧ膜１２を１μｍｇ程度に成長させてレーザビー
ム１０を照射すると電極金属５，５ａは凹部５内に流れ
込み、第１図Ｃに示す様に酸化１１３上のオーバラップ
部分５ａは空洞部１２ａとなって残る。
この様にＰＳＧを上側に成長させると電極金属の流れ込
みを確実にすることが出来てオーバラップ部分５ａの電
極金属が凹部以外に流出する可能性を少くすることが出
来る。
みを確実にすることが出来てオーバラップ部分５ａの電
極金属が凹部以外に流出する可能性を少くすることが出
来る。
次にｐｓｃ）Ｂ等のキャップを除去すれば、第２図りに
示す様に埋込配線の導電部分５ｂを得ることが出来る。
示す様に埋込配線の導電部分５ｂを得ることが出来る。
第３図はスルーホール部分に導電材料を充填する場合の
実施例を示すものであり、第３図Ａにおいて基板１は半
導体装置が組み込まれ、Ｓｔｏｗｌ 等の
酸化Ｍ３を介してアルミニウム等の金属配線１４が完了
している。該金属配線１４の厚みは０．５．ｃ＋ ｍで
ＰＳＧＩ１１３を上記金属配線１４上に成長させ、第３
図Ａに示す様にスルーホール１６をパターニングし、該
スルーホール内と該スルーホールの外周にオーバラップ
部分５ａを設けたアルミニウム等の導電材料５′をパタ
ーニングする。
実施例を示すものであり、第３図Ａにおいて基板１は半
導体装置が組み込まれ、Ｓｔｏｗｌ 等の
酸化Ｍ３を介してアルミニウム等の金属配線１４が完了
している。該金属配線１４の厚みは０．５．ｃ＋ ｍで
ＰＳＧＩ１１３を上記金属配線１４上に成長させ、第３
図Ａに示す様にスルーホール１６をパターニングし、該
スルーホール内と該スルーホールの外周にオーバラップ
部分５ａを設けたアルミニウム等の導電材料５′をパタ
ーニングする。
この場合、スルーホール１６の容積とパターニングする
導電材料５の融解状態の容積を同一となるようにパター
ニングする。
導電材料５の融解状態の容積を同一となるようにパター
ニングする。
この状態で電子ビーム等の熱線１０を照射すれば第３図
Ｂに示す様に導電材料５゛はスルーホール１６内に充填
されメルトされてＰＳＧＩＩｉｌａ下の第１層目の配線
１４と一体化され、スルーホール電極１７が完成する。
Ｂに示す様に導電材料５゛はスルーホール１６内に充填
されメルトされてＰＳＧＩＩｉｌａ下の第１層目の配線
１４と一体化され、スルーホール電極１７が完成する。
この様なスルーホール電極形成方法によるとＰＳＧ等の
絶縁［１１３面と同一面上の平坦なスルーホール電極が
構成出来る 第３図Ａ′に示すものはメルットすべき導電材料５’、
５ａ’上にアモルファスシリコンまたはポリシリコン１
１を被着し、熱線１０としてレーザビームを照射したも
ので、かくすればアルミニウム等の導電材料５′、５ａ
’の表面反射によるパワーの低下が補償され、より早く
導電材料をメルトさせることが出来る。
絶縁［１１３面と同一面上の平坦なスルーホール電極が
構成出来る 第３図Ａ′に示すものはメルットすべき導電材料５’、
５ａ’上にアモルファスシリコンまたはポリシリコン１
１を被着し、熱線１０としてレーザビームを照射したも
ので、かくすればアルミニウム等の導電材料５′、５ａ
’の表面反射によるパワーの低下が補償され、より早く
導電材料をメルトさせることが出来る。
更にＡＩ等の導電材料をメルトする場合表面が酸化する
と第２層目の配線とのコンタクト不良を生ずるのでメル
ト工程、即ちレーザ照射をＮ２雰囲気等の非酸化性雰囲
気中で行うことができる。
と第２層目の配線とのコンタクト不良を生ずるのでメル
ト工程、即ちレーザ照射をＮ２雰囲気等の非酸化性雰囲
気中で行うことができる。
第３図Ａ“はスルーホール１６部分に導電材料５’、５
ａ”をパターニングし、更にＰＳＧ膜１２を１μ厚に成
長させ、キャップとしてスルーホール ６部分をレーザ
ビーム照射するとオーバラップ部分５ａ′はスルーホー
ル１６部分にメルトして流れ込み、第２図Ｃに示すと同
様に空洞部を生ずる。この状態からＰＳＧＭ１２のキャ
ンプを除去して第ｉ図Ｂの如きスルーホールに導電材料
５′を充填したスルーホール電極１７を構成させる。
ａ”をパターニングし、更にＰＳＧ膜１２を１μ厚に成
長させ、キャップとしてスルーホール ６部分をレーザ
ビーム照射するとオーバラップ部分５ａ′はスルーホー
ル１６部分にメルトして流れ込み、第２図Ｃに示すと同
様に空洞部を生ずる。この状態からＰＳＧＭ１２のキャ
ンプを除去して第ｉ図Ｂの如きスルーホールに導電材料
５′を充填したスルーホール電極１７を構成させる。
上記、実施例では、絶縁膜上の熱伝導度を埋込配線すべ
き部分又は、スルーホール部分とオーバラップ部分で異
らせるたやに凹部又はスルーホールを形成したが、例え
ば第４図に示す如く多層構造の集積回路では、基板ｌに
半導体が形成され、最も上層の熱酸化膜３の上にｅＶＤ
法により５１０２１１１１Ｂが成長され、該ＳｉＯ２膜
に第２の半導体装置が形成された該５ｉＯ２１１上に配
線を形成する場合のように凹部を形成して熱伝導度を変
えようとしても、凹部の底面部と対向して基板１のシリ
コンがない場合には、熱伝導度差をオーバラップ部分と
配線パターン形成部分とでつけることが出来ない。
き部分又は、スルーホール部分とオーバラップ部分で異
らせるたやに凹部又はスルーホールを形成したが、例え
ば第４図に示す如く多層構造の集積回路では、基板ｌに
半導体が形成され、最も上層の熱酸化膜３の上にｅＶＤ
法により５１０２１１１１Ｂが成長され、該ＳｉＯ２膜
に第２の半導体装置が形成された該５ｉＯ２１１上に配
線を形成する場合のように凹部を形成して熱伝導度を変
えようとしても、凹部の底面部と対向して基板１のシリ
コンがない場合には、熱伝導度差をオーバラップ部分と
配線パターン形成部分とでつけることが出来ない。
そこで本発明では第４図Ａの如く配線すべき部分の濡れ
を良くする部分にメルトしたアルミニウム等の電極金属
が集まってくることに着目して、配線すべき部分を残す
様にレジスト１９を５１０２膜１８上にパターニングし
、０２１ ＣＦ ４１ ＣＦ Ｈｉ等のガス雰囲気中で
ドライエツチング２０を行う。
を良くする部分にメルトしたアルミニウム等の電極金属
が集まってくることに着目して、配線すべき部分を残す
様にレジスト１９を５１０２膜１８上にパターニングし
、０２１ ＣＦ ４１ ＣＦ Ｈｉ等のガス雰囲気中で
ドライエツチング２０を行う。
この様にするとドライエツチングされた５ｉ０２膜１８
膜面８８ａの濡れは他のドライエツチングされない部分
に比べて良好となる。
膜面８８ａの濡れは他のドライエツチングされない部分
に比べて良好となる。
次にレジスト膜１９を第４図Ｂの如く除去して配線すべ
き部分（濡らした部分）よりオーパラ・ノブしてＡ１等
の電極金属５．５ａをパターニングし、電子ビーム等の
熱線１０を照射するとオーバラップ部分５ａの電極金属
は濡れが悪いため、濡れの良好な部分１８ａに移動する
（第４図Ｃ）、かくして第４図りに示す如く平場な５ｉ
０２膜１８上に配線５ｂを構成することが出来る。
き部分（濡らした部分）よりオーパラ・ノブしてＡ１等
の電極金属５．５ａをパターニングし、電子ビーム等の
熱線１０を照射するとオーバラップ部分５ａの電極金属
は濡れが悪いため、濡れの良好な部分１８ａに移動する
（第４図Ｃ）、かくして第４図りに示す如く平場な５ｉ
０２膜１８上に配線５ｂを構成することが出来る。
（７）発明の効果
本発明は畝上した様に、埋込配線又はスルーホールすべ
き部分に簡単な工程で導電性部分を形成することが出来
るだけでなく信頼性の高い配線やスルーホール電極が得
られる。更に本発明はヒユーズＲＯＭ等のヒユーズ部分
の製作、切断等にも用いることが可能である。
き部分に簡単な工程で導電性部分を形成することが出来
るだけでなく信頼性の高い配線やスルーホール電極が得
られる。更に本発明はヒユーズＲＯＭ等のヒユーズ部分
の製作、切断等にも用いることが可能である。
第１図Ａ−Ｅは従来の半導体装置の電極配線の形成方法
を示す側断面図、第２図Ａ−Ｄは本発明の半導体装置の
電極配線の形式方法・を示す側断面図、第３図Ａ−Ｂは
本発明のスルーホールに導電導電材料を充填する工程を
説明するための一部拡大側断面図、第４図Ａ−Ｄは本発
明の他の実施例を示す電極配線形成方法を示す側断面図
である。 ｌ・・・“基板、２・・・電極用窓開は部、３・・・酸
化膜、４．７・・・フォトレジスト膜、５・・・電極金
属、６・・・レジスト膜、８・・・電極配線、９・・・
凹部、１０・・・熱線、１１・・・アモルファスシリコ
ン又はポリシリコン、１２・・・ＰＳＧ膜等のキャンプ
、１２ａ・・・空洞部、１３・・・ＰＳＧ膜、１４・・
・金属配ｍ、１７・・・スルーホール電極、１８・・・
５ｉ０２１１，１９・・・熱線、２０・・・ドライエツ
チング用ガス。 第１国 万２霞 八 第３肥 第４記
を示す側断面図、第２図Ａ−Ｄは本発明の半導体装置の
電極配線の形式方法・を示す側断面図、第３図Ａ−Ｂは
本発明のスルーホールに導電導電材料を充填する工程を
説明するための一部拡大側断面図、第４図Ａ−Ｄは本発
明の他の実施例を示す電極配線形成方法を示す側断面図
である。 ｌ・・・“基板、２・・・電極用窓開は部、３・・・酸
化膜、４．７・・・フォトレジスト膜、５・・・電極金
属、６・・・レジスト膜、８・・・電極配線、９・・・
凹部、１０・・・熱線、１１・・・アモルファスシリコ
ン又はポリシリコン、１２・・・ＰＳＧ膜等のキャンプ
、１２ａ・・・空洞部、１３・・・ＰＳＧ膜、１４・・
・金属配ｍ、１７・・・スルーホール電極、１８・・・
５ｉ０２１１，１９・・・熱線、２０・・・ドライエツ
チング用ガス。 第１国 万２霞 八 第３肥 第４記
Claims (6)
- （１）半導体装置の埋込配線或いはスルーホールすべき
部分の熱伝導度又は、濡れを他の絶縁材部分より良好に
し、上記埋込配線或いはスルーホールすべき部分と絶縁
材部分にオーバラップして金属配線材を被覆し、該被覆
金属配線材の埋込配線部分或いはスルーホール部分をエ
ネルギー線によ１し り融解させて埋込配線又はスルーホールすべき部分に導
電性部分を形成することを特徴とする半導体装置の埋込
配線形成方法。 - （２）金属配線材上にポリシリコンを被着し、レーザビ
ームを照射し、埋込配線又はスルーホールすべき部分を
融解させて導電性部分を形成することを特徴とする特許
請求の範囲第１項記載の半導体装置の埋込配線形成方法
。 - （３）金属配線材上にアモルファスシリコンを被着し、
レーザビームを照射し、該埋込配線又はスルーホールす
べき部分を融解させて導電性部分を形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の埋込配
線形成方法。 - （４）金属配線材上にキャップ層を被覆し、該キャップ
層上より熱線を照射して上記金属配線を融解して埋込配
線又はスルーホールすべき部分に導電性部分を形成し、
上記キャップ層を除去することを特徴とする特許請求の
範囲第１項記載の半導体装置の埋込配線形成方法。 - （５）埋込配線又はスルーホールすべき部分の融解をＮ
２等の非酸化雰囲気中で行なうことを特徴とする特許請
求範囲第１項記載の半導体装置の埋込配線形成方法。 - （６）埋込配線又はスルーホールすべき部分に溝又は穴
を形成し、該溝又は穴の容積と金属配線材の容積とを略
々等しく選択することを特徴とする特許請求の範囲第１
項記載の半導体装置の埋込配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21120281A JPS58115835A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の埋込配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21120281A JPS58115835A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の埋込配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115835A true JPS58115835A (ja) | 1983-07-09 |
| JPH0440858B2 JPH0440858B2 (ja) | 1992-07-06 |
Family
ID=16602046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21120281A Granted JPS58115835A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の埋込配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269534A (ja) * | 1985-09-20 | 1987-03-30 | Nippon Telegr & Teleph Corp <Ntt> | 平坦性薄膜の形成方法 |
| JPH0235732A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 金属薄膜の形成方法及び形成装置 |
| US5110759A (en) * | 1988-12-20 | 1992-05-05 | Fujitsu Limited | Conductive plug forming method using laser planarization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150365A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS54121082A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-12-28 JP JP21120281A patent/JPS58115835A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150365A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS54121082A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269534A (ja) * | 1985-09-20 | 1987-03-30 | Nippon Telegr & Teleph Corp <Ntt> | 平坦性薄膜の形成方法 |
| JPH0237092B2 (ja) * | 1985-09-20 | 1990-08-22 | Nippon Telegraph & Telephone | |
| JPH0235732A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 金属薄膜の形成方法及び形成装置 |
| US5110759A (en) * | 1988-12-20 | 1992-05-05 | Fujitsu Limited | Conductive plug forming method using laser planarization |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440858B2 (ja) | 1992-07-06 |
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