JPS58114246A - アドレス修飾方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分針 この発明はアドレス修飾方式に＠し、特にプログツム方
式のディジタル信号処理回路のアドレス修飾において、
ページ指定を含む長ビットのアドレスをページを超える
指定でも容易に発生できるようにしたアドレス修飾、方
式に関するものであム（２）技術の背景 例えばマイクロプロセッサのように、ディジタル備考処
理を行なうディジタル回路であって外から命令を与え九
ときその命令にし九がってこのディジタル回路を動作さ
せるディジタル信号処理回路では、通常熱通したデータ
を一時退避し九シ、成るいは蛾終処理結果を登鍮する丸
めにメモリ内に変数領域を設けておく。そしてこのメモ
リの変数領域にデータを記入し九にあるいは変数領域か
らデータを貌出すために命令からアドレス會付与させ、
この与えられたアドレスに対応して前記メモリの変数領
域からデータな読出し九ヤ書込んにすしている。

例えば、このメモリ領域に記入されているデータをレジ
スタに転送するような命令を集村する場合、このデータ
の記入されているメ毫りＯアドレスをプログラムで指寓
する心安がある。そしてこの指定の方式として　■直接
アドレス方式と、■インデックス修飾方式の２つがある
。

■　直接アドレス方式とは、令命にアクセス先として指
定したアドレス−を直接書くものであり、■　インデッ
クス修飾方式とは、命令にアドレスａｔ−ＩＦ！％　と
のａと内部のインデックスレジスタの櫨Ｘとの和である
ａ＋Ｘを指定先のアドレスとするものである。

そして直接アドレス方式は単純変数、インデックス修飾
方式は配列変数として命令ループ内でα、１＋１　、ａ
＋２・・・弄をループが一巡するたびに引用するときに
用いるのが一般的である。

（ＩＩ）　　従来技術、と問題点 ところでマイクロプロセッサで、アドレスビット数が大
きくとれるものでも命令にこれを直接に書けば命令語長
が長くなるという間組がある。そこでこのように命令語
長が長くなるような場合では、アドレスを２分割して、
上位部分をページとして別のレジスタに記憶しておき、
このページを引用する命令ではアドレスの下位部分だけ
を指定することが行なわれている。

このために、従来では第１図に示す如きアドレス作成方
式によりアドレスを求めていた。ここで命令レジスタ１
は外部命令が入力されるレジスタであって、この外部命
令によシ命令コード（Ｌ）Ｆコード）およびアドレス・
オペランド番が記入される。またセレクタ５は一方の入
力部にはｒＯＪが印加され、他方の入力部にはインデッ
クス・レジスタ３からの出カイが印加されてお砂、直接
アドレス方式で制御されるときには「ｏ」が選択出力さ
れ、インデックス修飾方式で制御されるときにはインデ
ックス−レジスタ３から印加され九１を選択的に出力す
る。

し九がって、直接アドレス方式で制御されもときには、
命令レジスタ１のアドレスオペランドに記入された鴨ビ
ット構成のデータ６が直接アドレス・レジスタ４に出力
され、このときセレクタ５から選択出力さ、れている「
釦と前記直接アドレス・レジスタ４に記入され九データ
６との加算がアダー回路６にて行なわれ、この加算結果
によシ得られ九ａ＋０＝ａ（％ビット）とページ・レジ
スタ２にすでに記入されているＰビットのページとを連
結合体して得たＰ十襲ビットのアドレスをアドレス・パ
ス７に送出し、これにより図示省略し九メモリをアクセ
スし、これにより得られたデータが命耐レジスタ１に記
入されている命令コードに指示された通９に処理される
ことになる。

ところでインデックス修飾方式で制御される場合には、
セレクタ５からインデックスレジスタ３に記入されてい
る嘱ピッ）（＊≦％）構成のデータｉが出力され、前記
直接アドレス・レジスタ４に記入されたデータ・との加
算ａ　＋４がアダー回路６で行なわれる。この加゛算結
果が弊ビット出力される。この結果得られ丸部ビットの
加算味果とベーン・レジスタ２に記入ずみのＰビットの
ページとを連結合体して得ｆｔ　Ｐ　十ｓビットのアド
レスがアドレス拳バス７に送出され、メモリがアクセス
されることになる。

ところで前記アダー回路６におけるα＋（の加算の結果
、桁上りが生ずると、アダー回路６０出力は舊ビットな
ので、この桁上りのキャリイが失な６ることになり、ア
ダー回路６で算出した値にページ・レジスタ２から伝達
され九Ｐピットノページを連結合体してもこれは前記加
算結果による。

ものとは異な９別のページをア？セスすることに女る。

それ故、このアダー回路６での演算結果がページを越え
るような指定があると所望の間接アドレスを発生するこ
とができないという問題がある０ そしてこのために、従来のものではプログラム作成時に
メモリの変数領域のアドレスを割付ける際にこのインデ
ックス修飾の場合においてインデックスレジスタに記入
の値（を加算するとき前記キャリイが発生しないように
設定しなければ有らず、このようなオーバ・フローを生
じないようにこの加算結果がページ内にあるようにアド
レスを割付けるようにしてアセンプツプログラムを作る
必要がある。そのためプログラム作成の時にメモリアク
セスの必要な変数のアドレス割付けを行なう際に、この
加算＠　ａ　＋　４がアダー回路６における悌ビットの
アダー長を越えないように配慮しなければならなかった
。

（４）発明の目的 本発明の目的は、前記のような問題を解決するために命
令によシ指定されたアドレスとページ・レジスタに記入
されているページとを連結合体してビット数を太きくし
たのちに、インデックス修飾を行なうようにすることに
より、プログラム作成時にｆ数のアドレス割付けをする
際、インデックス修飾に際してページの切れ目を直接に
は意識しなくてもよいアドレス修飾方式を提供するもの
である。

（ｓ）発明の構成 この目的を遂行するために、本発明におけ４インデック
ス修飾方式では、命令により直接指示された直接指示ア
ドレスが保持される命令入力レジスタと、ページを指定
するページ−レジスタと、インデックス値が記入される
インデックス・レジスタと加算手段を有するアドレス修
飾回路において、前記ｉｌ［接指示アドレスのビット長
よシも太きいビット長の演算を行うことができる演算手
段と、零または前記インデックス・レジスタの出力を選
択出力するセレクタ手段を設け、前記直接指示アドレス
とページとを連結合体し九合体アドレスと前記セレクタ
手段の出力を前記演算手段により演算するようにしたこ
とを特徴とする。

（６）発明の欠餞獅１（ 本発明の一実施例を第２図により説明する。

図中他と同符号部は同一部分を示し、８はアダー回路で
ある。

このアダー回路８は、第１図のアダー回路６に対応する
ものではあるが、ページ・レジスタ２の出力をＰビット
、直接アドレスレジスタ４の出力を鴨ビットとするとき
Ｐ　＋ｓビット長の演算能力を有するものである。この
アダー回路８は、ページ・レジスタ２の出力と直接アド
レスｅレジスタ４の出力とを連結合体したＰ十％ビット
のデータとセレクタ５の出力データとを加算するもので
ある。

第２図において、外部命令が伝達されると命令レジスタ
ｌに命令コード（ＯＰコード）および直接指示アドレス
であるアドレスｅオペランドａ（Ｓビット）が記入され
る。このと睡ベージ・レジスタ２にはページ（Ｐビット
）が記入され、またインデックス・レジスタ３にはイン
デックス値１が記入されている。

このとき直接アドレス方式で制御されているならば、セ
レクタ５から零が選択出力されている。

それ故、前記命令レジスタ１にセットされたアドレス・
オペランド−は直接アドレス・レジスタ４に送出遅れて
前記ページ・レジスタ２に記入されているページと連結
合体してＰ＋ｓビットのアドレス値としてアダー回路８
に出力され九とき、このアダー回路８はセレクタ５より
零が印加されているために、前記連結合体されたＰ十％
ビットΦアドレス値がそのｔｔ出力されてアドレス・バ
ス７に送出され、これにもとづくアクセスが行なわれる
。

ま九インデックス修飾方式で制御される場合には、セレ
クタ５からインデックス・レジスタ３に記入されたイン
デックス値１が出力され、アダー回路８ではこのインデ
ックス値とし、前記連結合体されたＰ十悴ビットのアド
レス値との加算が行なわれる。このときインデックス値
（では愼ビット（ｓ≦Ｓ）のために、アドレス・オペラ
ンドａ（％ビット）とこのインデックス値１とを加算し
たときに桁上りが生ずるような場合でも、ビット長が）
’　−１−ｓビットの丸めにこのようなときでもそのａ
　＋　ｉにおいて生じ九桁上りはページ・レジスタ２の
値に加算される形になってページが次のページに違むこ
とになる。し九がってこの６＋（で２ページにまたがつ
九指定をしても問題ない。このようにして配列変数の領
域を定めるとき、ページの変り目を明白に意識する心壁
はなくなる。

（７）発明の効果 本発明ではページ・レジスタの値とアドレス・オペラン
ドの値とを連結合体してビット長を犬にしてからインデ
ックス修飾の加算を行なうようにしたので、インデック
ス修飾し大ときページを越えてもアドレスが所望通りに
発生できるので、プログラム作成時に配列変数の領域割
付けの自由度が増加することになる。

【図面の簡単な説明】

第１図は従来のインデックス修飾回路、第２図は本発明
の一実施例構成図である。 図中、ｌは命令レジスタ、２はページ・レジスタ、３は
インデックス・レジスタ、４は直接アドレス・レジスタ
、５はセレクタ１．６はアダーｌ１７はアドレス・バス
、８はアダー回路である。 ％奸出験人　　富士通株式会社 代理人弁理士　　　山　谷　　晧　栄

Claims (1)

【特許請求の範囲】
1. （１）命令により直接指示された直接指示アドレスが保
   持される命令入力レジスタと、ページを指定するページ
   会レジスタと、インデックス値が記入されるインデック
   ス−レジスタと加算手段を有するアドレス修飾回路にお
   いて、前記直接指示アドレスのビット長よシも大きいビ
   ット長の演算を行うことができる演算手段と、零または
   前記インデックス・レジスタの出力を選択出力するセレ
   クタ手段を設け、前記直接指示アドレスとページとを連
   結合体し九合体アドレスと前記セレクタ手段の出力を前
   記演算手段によシ演算するようにし九ことを特徴とする
   アドレス修飾方式。