JPS58110044A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS58110044A JPS58110044A JP20879881A JP20879881A JPS58110044A JP S58110044 A JPS58110044 A JP S58110044A JP 20879881 A JP20879881 A JP 20879881A JP 20879881 A JP20879881 A JP 20879881A JP S58110044 A JPS58110044 A JP S58110044A
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- JP
- Japan
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- etched
- film
- mask
- resist
- poly
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、被エツチング材をパターン形成するための方
法に―するものである。
法に―するものである。
集積回路等の製造過程において微細なパターンを形成す
る場合、従来は被エツチング材上にまずレジスト膜のパ
ターンを形成し、その後このレジスト膜をマスクとして
反応性スパッタエツチング等ノスパッタエッチングを行
なっていた。しかしスパッタエツチングにおいてはマス
ク及び被エツチング材に対し物理的な衝撃即ちイオン鈎
撃が加わり、このため一般にレジスト膜のエツチング速
度が速く、被エツチング材の厚さが制限されたりレジス
ト膜厚を十分厚くする必要がある等の制約が生じ、微細
なパターンの形成が困難になっていた◎そζで被エツチ
ング材の微細加工には１ｇ１図−）、伽）〈示すように
まずエツチング材２に比してエツチング速度の遅い金属
薄層や無機物薄膜等の中間層３を被エツチング材２の上
に形成し、その上にレジストｌ１１１４を堆積し、露光
、現象によりてパターン形成しく（ａ）図）、該レジス
ト膜４をマスクとして該中間層をエツチングした後、該
中間層をマスクとして被エツチング材をエツチングする
と蛤う方法が多用されるようになりだ。しかるに該従来
例に右いては、被エツチング材の表面に金属薄膜や無機
物薄膜を積層する手段として蒸着法やスパッター法や酸
化法等が用いられているため所要工程が長くなり、歩留
りの低下を来たす欠点があつた０ ・ 本発明はこの欠点を除き所要工程が短縮でき、しかも歩
留りを向上させることができるパターン形成方法を提供
するものである。
る場合、従来は被エツチング材上にまずレジスト膜のパ
ターンを形成し、その後このレジスト膜をマスクとして
反応性スパッタエツチング等ノスパッタエッチングを行
なっていた。しかしスパッタエツチングにおいてはマス
ク及び被エツチング材に対し物理的な衝撃即ちイオン鈎
撃が加わり、このため一般にレジスト膜のエツチング速
度が速く、被エツチング材の厚さが制限されたりレジス
ト膜厚を十分厚くする必要がある等の制約が生じ、微細
なパターンの形成が困難になっていた◎そζで被エツチ
ング材の微細加工には１ｇ１図−）、伽）〈示すように
まずエツチング材２に比してエツチング速度の遅い金属
薄層や無機物薄膜等の中間層３を被エツチング材２の上
に形成し、その上にレジストｌ１１１４を堆積し、露光
、現象によりてパターン形成しく（ａ）図）、該レジス
ト膜４をマスクとして該中間層をエツチングした後、該
中間層をマスクとして被エツチング材をエツチングする
と蛤う方法が多用されるようになりだ。しかるに該従来
例に右いては、被エツチング材の表面に金属薄膜や無機
物薄膜を積層する手段として蒸着法やスパッター法や酸
化法等が用いられているため所要工程が長くなり、歩留
りの低下を来たす欠点があつた０ ・ 本発明はこの欠点を除き所要工程が短縮でき、しかも歩
留りを向上させることができるパターン形成方法を提供
するものである。
本発明によれば、被エツチング材上に、有機溶媒中に少
くともオルガノシラノールを含有する混合物をｍ膜し、
これを１００℃以上の温度で加熱してシリコン酸化膜を
形成し、次いで該シリコン酸化層上にレジスト膜を設け
るか、あるいは上記被エツチング材上に有機溶媒中に少
くともオルガノシラノールを含有する混合物を塗膜し、
該ｍ！膜上にレジスト膜を設け、これを１００℃以上の
温度で加熱することにより前記混合物のｍ農をシリコン
酸化膜となした後、リングラフィ技術を用いて販しジス
ト展に所望のパターンを形成し、該パターンが形成され
た芦しンスト膜をマスクとして上記シリコン酸化膜をド
ライエツチングし、その後エツチングされずに残りた該
シリコン酸化膜をマスクとして上記被エツチング材をド
ライエツチングすることを特徴とするパターン形成方法
を得る。
くともオルガノシラノールを含有する混合物をｍ膜し、
これを１００℃以上の温度で加熱してシリコン酸化膜を
形成し、次いで該シリコン酸化層上にレジスト膜を設け
るか、あるいは上記被エツチング材上に有機溶媒中に少
くともオルガノシラノールを含有する混合物を塗膜し、
該ｍ！膜上にレジスト膜を設け、これを１００℃以上の
温度で加熱することにより前記混合物のｍ農をシリコン
酸化膜となした後、リングラフィ技術を用いて販しジス
ト展に所望のパターンを形成し、該パターンが形成され
た芦しンスト膜をマスクとして上記シリコン酸化膜をド
ライエツチングし、その後エツチングされずに残りた該
シリコン酸化膜をマスクとして上記被エツチング材をド
ライエツチングすることを特徴とするパターン形成方法
を得る。
以下爽施例を用いて本発明の詳細な説明する〇第２図は
本実施例を説明するための図で本発明の方法におけるマ
スク材の形成及びエツチングに詔ける主要工程での断面
を順濠追って模式的に示した図である。まずシリコン基
板１０１に被エツチング材である多結晶シリコン膜１０
２を約１μｍの膜厚で堆積させ、続いてスピン撒布法に
よって、オルｆｊ）シラ） ｋｆ） −ｆｌｌｃＨ３
ｓｉ（ＯＨ）ａを７ ル：ｌ−ｋに溶解した塗布液を厚
さ約０．２ρｍ塗布し１０３さらにその上にスピン塗布
法でＰＧＭＡ Ｍ １０４を厚さ０．３μｍ塗布し、１
００℃以上で前焼きすると 上記ＣＨ３５ｉ（Ｏｆ（）
ａを含む塗布膜ハ５ｉｏＸＩＩ（１＜Ｘ≦２ ）となる
（（ａ）図）。その後、電子ビームで直接描画し、現倫
する（（ｂ）図）。後焼きして溶剤を除去後上記ＰＧＭ
Ａ膜１０４をマスクとしてＣＦ４を反応性ガスとして反
応性スパッタエツチング法により上記中間層１０３を除
去する（（Ｃ）図）０続いて上記中間層１０３をマスク
として０１３Ｆ （！：０２の混合ガスを反応性ガスと
して反応性スパッタエツチングを行なうとパターンシフ
トが非常に小さく、基板に対して垂直に近い断面形状を
もった上記多結晶シリコン１０２のパターンが形成され
る（ （Ｊ）図）。
本実施例を説明するための図で本発明の方法におけるマ
スク材の形成及びエツチングに詔ける主要工程での断面
を順濠追って模式的に示した図である。まずシリコン基
板１０１に被エツチング材である多結晶シリコン膜１０
２を約１μｍの膜厚で堆積させ、続いてスピン撒布法に
よって、オルｆｊ）シラ） ｋｆ） −ｆｌｌｃＨ３
ｓｉ（ＯＨ）ａを７ ル：ｌ−ｋに溶解した塗布液を厚
さ約０．２ρｍ塗布し１０３さらにその上にスピン塗布
法でＰＧＭＡ Ｍ １０４を厚さ０．３μｍ塗布し、１
００℃以上で前焼きすると 上記ＣＨ３５ｉ（Ｏｆ（）
ａを含む塗布膜ハ５ｉｏＸＩＩ（１＜Ｘ≦２ ）となる
（（ａ）図）。その後、電子ビームで直接描画し、現倫
する（（ｂ）図）。後焼きして溶剤を除去後上記ＰＧＭ
Ａ膜１０４をマスクとしてＣＦ４を反応性ガスとして反
応性スパッタエツチング法により上記中間層１０３を除
去する（（Ｃ）図）０続いて上記中間層１０３をマスク
として０１３Ｆ （！：０２の混合ガスを反応性ガスと
して反応性スパッタエツチングを行なうとパターンシフ
トが非常に小さく、基板に対して垂直に近い断面形状を
もった上記多結晶シリコン１０２のパターンが形成され
る（ （Ｊ）図）。
本実施例でｌ！中間層としてＣＨａ Ｓ ｉ （ＱＨ）
ａをアルコールに溶解したｍ＊を用いた。これは１００
℃以上の熱処理によって容易に５ｉｎｘ（Ｋ唱２ ）に
変、換されるのでＣＣｌ３Ｆ＋０２プラズマに対して十
分耐性を有する。
ａをアルコールに溶解したｍ＊を用いた。これは１００
℃以上の熱処理によって容易に５ｉｎｘ（Ｋ唱２ ）に
変、換されるのでＣＣｌ３Ｆ＋０２プラズマに対して十
分耐性を有する。
第３図は上記ＣＣｌ３Ｆガスと０２ガスの混合ガスを反
応性ガスとして用いた場合の上記多結晶シリコン膜と上
記５ｉＯＸ、ＩＩのエツチング速度を比較した図である
。図中の３０１は多結晶シリコン躾、３０２は５ｉＯｘ
ｊｌのエツチング速度である。選択比は約８て十分欠周
に耐えるものである。このような良好なエツチング耐性
は中間層がケイ素を含む化合物であることにより生じる
もので、従来の中間層である金属薄膜あるいは無機物薄
層に比、べて優れている。
応性ガスとして用いた場合の上記多結晶シリコン膜と上
記５ｉＯＸ、ＩＩのエツチング速度を比較した図である
。図中の３０１は多結晶シリコン躾、３０２は５ｉＯｘ
ｊｌのエツチング速度である。選択比は約８て十分欠周
に耐えるものである。このような良好なエツチング耐性
は中間層がケイ素を含む化合物であることにより生じる
もので、従来の中間層である金属薄膜あるいは無機物薄
層に比、べて優れている。
また、従来法に比べてきわめて低温である１００℃ｌｉ
度の熱処理によって堆積できるため基板へストレスによ
るそり擾与えることはなく、このことも微細パターン形
成にとって従来例よりも極めて有利である。さらに、被
エツチング材を加工した後、マスクのみを除去すること
が容易で、希釈沸駿を用いて数秒で除去できるという利
点も有する０また本実施例では上記Ｇ（３Ｓｉ（ＯＨ）
ｓをアルコールに溶解ルた塗布液をｍｌ［（、、その直
後にレジスト属を塗布して同時に前焼きしたが、別々に
塗布と前焼きを行なうことも可能である〇 本実ｍＮ では、ＣＨａＳｉ （ＯＲ）ｓヲ用イｔ：
カ、ＣＨ３Ｓ １（ＯＩＩ）ｓに限らず、オルガノシラ
ノールを有機溶媒中に含有する塗布液であれば１００℃
以上の熱処理によりＳｔＯ，を形成することが可能であ
る。またレジスト族にはネガ製のＰＧＭＡを用いたが、
他のレジストでも、さらにポジ型のレジストを用いても
本発明の効果は変わらない。また、被エツチング材も多
結晶シリコンに限られることなく、反応性ガスを適切に
選ぶことにより、半導体装置の製造に使用される他の材
料、例えばＧａＡｓ等のパターン形成にも適用可能であ
る。また他の被エツチング材として、金属、８ｉｓＮ４
、Ａｌ２０ｇ 、金属シリサイド、ｉ−ｖ族化合物、■
−■族化合物等に対しても適用できる。
度の熱処理によって堆積できるため基板へストレスによ
るそり擾与えることはなく、このことも微細パターン形
成にとって従来例よりも極めて有利である。さらに、被
エツチング材を加工した後、マスクのみを除去すること
が容易で、希釈沸駿を用いて数秒で除去できるという利
点も有する０また本実施例では上記Ｇ（３Ｓｉ（ＯＨ）
ｓをアルコールに溶解ルた塗布液をｍｌ［（、、その直
後にレジスト属を塗布して同時に前焼きしたが、別々に
塗布と前焼きを行なうことも可能である〇 本実ｍＮ では、ＣＨａＳｉ （ＯＲ）ｓヲ用イｔ：
カ、ＣＨ３Ｓ １（ＯＩＩ）ｓに限らず、オルガノシラ
ノールを有機溶媒中に含有する塗布液であれば１００℃
以上の熱処理によりＳｔＯ，を形成することが可能であ
る。またレジスト族にはネガ製のＰＧＭＡを用いたが、
他のレジストでも、さらにポジ型のレジストを用いても
本発明の効果は変わらない。また、被エツチング材も多
結晶シリコンに限られることなく、反応性ガスを適切に
選ぶことにより、半導体装置の製造に使用される他の材
料、例えばＧａＡｓ等のパターン形成にも適用可能であ
る。また他の被エツチング材として、金属、８ｉｓＮ４
、Ａｌ２０ｇ 、金属シリサイド、ｉ−ｖ族化合物、■
−■族化合物等に対しても適用できる。
また本実施例では中間層、被エツチング材に対するエツ
チングをそれぞれ反応性ガスの異なる反応性スパッタエ
ツチング法を用いたが、反応ガスを切り換えるだけで同
一真空チャンバー内でエツチングすることが可能であり
、更に反応性スパッタエツチング法の他に円筒型プラズ
マエツチング法やイオンミリング法が使用でき、上記実
施例と同勢の効果を有する。
チングをそれぞれ反応性ガスの異なる反応性スパッタエ
ツチング法を用いたが、反応ガスを切り換えるだけで同
一真空チャンバー内でエツチングすることが可能であり
、更に反応性スパッタエツチング法の他に円筒型プラズ
マエツチング法やイオンミリング法が使用でき、上記実
施例と同勢の効果を有する。
以上説明したように本発明を用いることにより、量産化
の必畳な集積回路の全リソグラフィ一工程に利用でき、
しかも微細な寸法パターンを極めて精度よく加工できる
〇
の必畳な集積回路の全リソグラフィ一工程に利用でき、
しかも微細な寸法パターンを極めて精度よく加工できる
〇
第１図は従来例を説明するための図で、従来方法による
被エツチング材のエツチングの主要工程における断面を
願を追って示した模式図である。 第２図は本発明の一実施例を説明するための図で本発明
の方法におけるマスク材の形成及びエツチングにおける
主要工程での断面を順を追って模式的に示した図である
。 第３ＷＡは上記ＣＣ１，Ｆガスと０２ガスを混合したも
のを反応ガスとして用いた場合の多結晶シリコン膜と本
発明によるＳｔＯ，、Ｈのエツチング速度の違いを示す
図である。 図中の番号は以下のものを表わしている。 １％１０１・・・基板、２・・・被エツチング材、１０
２・・・多結晶シリコン膜、３・・・蒸着法やスパッタ
法や酸化法により形成された金属薄膜あるいは無機物薄
膜の中間層、１０３・・・ＳｉＯｘＭ−４・・・レジス
ト膜、１０４・・・ＰＧＭＡ膜 （α） （ｂ） （α） ｔｂ＞ （Ｃ） （４） 亭３図 工・ンナングＥ’ｔｔＴＥＪｃ分）
被エツチング材のエツチングの主要工程における断面を
願を追って示した模式図である。 第２図は本発明の一実施例を説明するための図で本発明
の方法におけるマスク材の形成及びエツチングにおける
主要工程での断面を順を追って模式的に示した図である
。 第３ＷＡは上記ＣＣ１，Ｆガスと０２ガスを混合したも
のを反応ガスとして用いた場合の多結晶シリコン膜と本
発明によるＳｔＯ，、Ｈのエツチング速度の違いを示す
図である。 図中の番号は以下のものを表わしている。 １％１０１・・・基板、２・・・被エツチング材、１０
２・・・多結晶シリコン膜、３・・・蒸着法やスパッタ
法や酸化法により形成された金属薄膜あるいは無機物薄
膜の中間層、１０３・・・ＳｉＯｘＭ−４・・・レジス
ト膜、１０４・・・ＰＧＭＡ膜 （α） （ｂ） （α） ｔｂ＞ （Ｃ） （４） 亭３図 工・ンナングＥ’ｔｔＴＥＪｃ分）
Claims (1)
- 被エツチング尋材上に、有機溶媒中に少くともオルガノ
シラノールを含有する混合物を塗膜し、これを１００℃
以上の温度で加熱してシリコン酸化膜を形成し、次いで
該シリコン酸化膜上に、レジスト族を設けるか、あるい
は上記被エツチング材上に有機溶媒中に少くともオルガ
ノシラノールを含有する混合物を塗膜し、該１ＩＬＪｉ
１に上にレジスト膜を設け、これを１００℃以上の温度
で加熱することにより前記混合物の塗膜をシリコン酸化
膜となした後、リングラフィ技術を用いて該レジスト族
に所望のパターンを形成し、該パターンが形成された該
レジスト曖をマスクとして上記シリコン酸化膜をドライ
エツチングし、その後エツチングされずに残った嵯シリ
コン酸化展をマスクとして上記被エツチング材をドライ
エツチングすることを特徴とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879881A JPS58110044A (ja) | 1981-12-23 | 1981-12-23 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879881A JPS58110044A (ja) | 1981-12-23 | 1981-12-23 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58110044A true JPS58110044A (ja) | 1983-06-30 |
Family
ID=16562287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20879881A Pending JPS58110044A (ja) | 1981-12-23 | 1981-12-23 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58110044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125141A (ja) * | 1984-07-16 | 1986-02-04 | Tokyo Denshi Kagaku Kabushiki | パターン形成方法 |
| JPS61113237A (ja) * | 1984-11-08 | 1986-05-31 | Rohm Co Ltd | ポリシリコンのエツチング方法 |
| JPH0362950A (ja) * | 1989-07-31 | 1991-03-19 | Sony Corp | 平坦化絶縁膜の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133538A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Manufacturing method of semiconductor device |
-
1981
- 1981-12-23 JP JP20879881A patent/JPS58110044A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133538A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Manufacturing method of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125141A (ja) * | 1984-07-16 | 1986-02-04 | Tokyo Denshi Kagaku Kabushiki | パターン形成方法 |
| JPS61113237A (ja) * | 1984-11-08 | 1986-05-31 | Rohm Co Ltd | ポリシリコンのエツチング方法 |
| JPH0362950A (ja) * | 1989-07-31 | 1991-03-19 | Sony Corp | 平坦化絶縁膜の形成方法 |
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